前瞻性建模

在設計流程的早期使用抽取結(jié)果，可使設計人員能夠了解拓撲結(jié)構(gòu)和實現(xiàn)選擇對系統(tǒng)級行為產(chǎn)生的影響。在了解信號負載、延時、反射和耦合等情況之后，I/O設計人員可實現(xiàn)更加可靠的片上驅(qū)動器。類似地，在設計早期使用封裝電源面和片上電源柵格電氣模型，可使設計人員對封裝和芯片之間的去耦電容布置進行權(quán)衡，以實現(xiàn)具有最佳性能、最低成本的設計。

利用可行性研究生成的跡線和線綁定長度，設計人員可大致估計信號網(wǎng)絡的寄生參數(shù)。不過，提取功率傳輸系統(tǒng)寄生參數(shù)需要某種形式（即使近似）的物理實現(xiàn)。不連續(xù)的返回路徑、電源面的共振以及去耦策略取決于物理實現(xiàn)。因此，在考慮是否分割功率傳輸面以及它們與信號完整性的交互作用方面，完整的封裝提取為做出最終選擇提供了很好的支持。這種選擇必須在封裝設計流程的早期就確定下來；在設計流程后期很難改變，即使提取量僅被用于最終驗證，或為同事或客戶提供最終設計的電氣模型。

TSV封裝是一種垂直封裝形式，它有望實現(xiàn)更高的集成密度并支持高帶寬的存儲-邏輯接口。一些看法認為，當僅憑半導體工藝本身無法實現(xiàn)芯片縮放時，TSV封裝可作為實現(xiàn)這一目標的手段。

在TSV技術(shù)中，是利用硅片上的通孔將裸片堆疊并直接相連，而不是采用線綁定或凸點焊接。盡管工藝技術(shù)不斷演進，一些方法是先做過孔，而另一些是后做過孔，但都需要高度的協(xié)同設計規(guī)劃，以便在考慮局部片上互連的同時，協(xié)調(diào)基底間的過孔位置。不過，關(guān)鍵的問題是缺少TSV規(guī)劃和實現(xiàn)工具，而這會影響該技術(shù)獲得廣泛采用。

堆疊式裸片封裝是另一種垂直封裝形式，它將若干裸片以堆疊方式集成進單個封裝中。與傳統(tǒng)封裝器件相比，這種形式的高度硅集成極大減小了所需的PCB面積。裸片間的緊密堆疊使該方式成為實現(xiàn)本地化高速、高帶寬互連的理想選擇，進一步降低了對PCB的要求。與PoP技術(shù)相比，堆疊式裸片封裝能以更小的體積和重量提供更高的功能密度，但對可靠性和測試的要求必須貫穿在整個設計考慮中。

在開發(fā)過程中，堆疊式裸片封裝的設計規(guī)劃至關(guān)重要，這極大地影響到最終產(chǎn)品的復雜性和成本。

圖1：為充分發(fā)揮3D半導體封裝技術(shù)的潛力，需要有針對性的設計規(guī)劃和分析策略。