附文　解決覆蓋空隙的一些思路

　　人人都喜歡FPGA 內(nèi)仿真的速度。但是在FPGA中建立系統(tǒng)、控制和觀測(cè)試驗(yàn)的難度過(guò)大，這常常迫使人們將費(fèi)力費(fèi)時(shí)的測(cè)試工作轉(zhuǎn)回到模擬環(huán)境中。在實(shí)際中，有些人會(huì)搭建一個(gè)驗(yàn)證平臺(tái)，結(jié)合FPGA執(zhí)行速度高和模擬方法易于構(gòu)造和訪問(wèn)數(shù)據(jù)的優(yōu)點(diǎn)。毫不奇怪，有些廠商已經(jīng)瞄準(zhǔn)了這個(gè)目標(biāo)。

　　首次這么做還是ASIC時(shí)代早期的事，這也就是 “big-iron”邏輯仿真系統(tǒng)。從效果上說(shuō)，這些系統(tǒng)就是一組專用的巨型計(jì)算機(jī)，其中由定制微處理器或定制可編程元件分別模擬或仿真邏輯操作。這類系統(tǒng)的代表是Cadence Palladium。此系統(tǒng)執(zhí)行速度為模擬的很多倍，同時(shí)其廠商聲稱它對(duì)被測(cè)設(shè)計(jì)的訪問(wèn)能力至少與模擬相當(dāng)。但是，這些系統(tǒng)的容量有限，不會(huì)比通常模擬的塊規(guī)模大很多——除非你有非常多的錢。這些設(shè)備是主要的耗資設(shè)備，因此多數(shù)最終設(shè)計(jì)面向FPGA的設(shè)計(jì)團(tuán)隊(duì)都無(wú)力支付高昂的費(fèi)用。

　　近年來(lái)，有大量系統(tǒng)進(jìn)入市場(chǎng)(例如Eve等公司的產(chǎn)品)，這些系統(tǒng)可以在使用商業(yè)FPGA的簡(jiǎn)單環(huán)境下進(jìn)行邏輯仿真。這類系統(tǒng)具有不同的特點(diǎn)，有些是小型化巨型機(jī)仿真系統(tǒng)，有些基本上就是帶支持調(diào)試軟件的FPGA評(píng)估卡。在所有情況下，它們都試圖提供一個(gè)設(shè)計(jì)中邏輯開(kāi)銷低于big-iron仿真系統(tǒng)的FPGA執(zhí)行環(huán)境。由于邏輯開(kāi)銷較低，通?；贔PGA的系統(tǒng)運(yùn)行速度可以比巨型機(jī)仿真系統(tǒng)快一到幾個(gè)數(shù)量級(jí)?？偟膩?lái)說(shuō)，運(yùn)行速度越快，保留的模擬的方便性就越少。但是，當(dāng)單個(gè)FPGA的設(shè)計(jì)（包括調(diào)試開(kāi)銷）變得過(guò)大時(shí)，它們就會(huì)表現(xiàn)出局限性。將設(shè)計(jì)分區(qū)是很復(fù)雜的，而且經(jīng)常涉及到FPGA間信號(hào)的多路復(fù)用，這會(huì)將所有工作都拖慢。這些系統(tǒng)中，確實(shí)提供了將測(cè)試平臺(tái)和數(shù)據(jù)在FPGA 系統(tǒng)和模擬環(huán)境來(lái)回傳送所需的軟件支持。例如，Eve就報(bào)道說(shuō)正在開(kāi)展工作，以便能將斷言也導(dǎo)入到其環(huán)境中。

　　GateRocket 的系統(tǒng)是一個(gè)很有趣的產(chǎn)品，它使當(dāng)前的這個(gè)狀況發(fā)生了改變。該公司將其定位為既可以充當(dāng)模擬加速器，也可以充當(dāng)電路中仿真器。作為模擬加速器時(shí)，該系統(tǒng)會(huì)試圖插入用戶的模擬環(huán)境，加速耗時(shí)的RTL (寄存器傳輸級(jí)) 邏輯部件的模擬，而不會(huì)影響模擬環(huán)境的特性。如果假設(shè)90/10法則正確（也就是說(shuō)，90%模擬時(shí)間花在10%的代碼上），通過(guò)這種加速能力，可以使驗(yàn)證工程師們繼續(xù)使用模擬環(huán)境，將其用于在無(wú)加速時(shí)基本無(wú)法實(shí)現(xiàn)的檢驗(yàn)流程中。GateRocket聲稱，該系統(tǒng)可以支持名為“可綜合斷言子集”的特性。