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            基于ARM內(nèi)核SoC的FPGA 驗證環(huán)境設(shè)計方法

            作者: 時間:2008-11-26 來源:網(wǎng)絡(luò) 收藏

              圖2 中外圍電路的主要功能是驗證 中各個接口IP 模塊能否與ARM7TDMI 核、外部接口單元、硬件驅(qū)動軟件和實時操作系統(tǒng)協(xié)調(diào)高效地工作。由于接口(如USB 接口、UART/ IrDA 接口、SPI 和LCD 接口等) 電路結(jié)構(gòu)比較簡單,且很多資料都有介紹,在設(shè)計時,除了注意通用的設(shè)計規(guī)則和印制電路板(PCB) 布局布線外,沒有特別的要求(總結(jié)構(gòu)框圖中所有外圍電路都在該開發(fā)驗證系統(tǒng)中調(diào)試成功) ,同時,為了便于分析各個被驗證的IP 模塊在任意時刻的狀態(tài), 我們將APEX20K1500E 的大多數(shù)I/ O 引腳都引出到PCB 上,以方便 開發(fā)人員使用邏輯分析儀進行信號實時采集和分析,也可讓信號發(fā)生器產(chǎn)生一些特定信號通過以供系統(tǒng)調(diào)試使用。該開發(fā)系統(tǒng)在PCB 的設(shè)計時還特別注意了電磁干擾的屏蔽。

              

              圖2  結(jié)構(gòu)框圖   

              電路設(shè)計

              電源的設(shè)計

              擁有符合 要求的電壓對該驗證環(huán)境的設(shè)計十分重要。根據(jù) 的發(fā)展趨勢和APEX20K1500E增強型I/ O的特點,該平臺選用2 . 5V和3. 3 V 的I/ O 電壓,同時提供2. 5 V 和1. 8 V 可選電壓,以滿足SoC 更低電壓、更低功耗的發(fā)展要求,方便以后重復使用。

              時鐘信號電路的設(shè)計時鐘電路如圖3 所示。

              ARM7TDMI 核有2 個時鐘:存儲器時鐘MCLK 和內(nèi)部TCK產(chǎn)生的時鐘DCLK。在正常操作期間,內(nèi)核由MCLK 供給時鐘, 內(nèi)部邏輯保持DCLK 為低。當ARM7TDMI 核處于調(diào)試狀態(tài)(nWAIT 必須為高) 時,內(nèi)核在TAP 狀態(tài)機控制下由DCLK供給時鐘,且MCLK可以自由運行。所選時鐘在信號ECLK上輸出,以便外部系統(tǒng)使用。在監(jiān)控模式下,內(nèi)核由MCLK供給時鐘,且不使用DCLK。所以,首先應供給存儲器時鐘MCLK。由于該系統(tǒng)除了擁有ARM7TDMI 核外,還包括電源管理模塊、復位管理模塊、狀態(tài)和控制寄存器等,應當額外供給時鐘MCLK1 和MCLK2。用以驗證可復用IP 的芯片APEX20K,也需要提供至少2 個時鐘(FP2GA2CLK1 和2CLK2);用做配置芯片的PLD 也需要提供一個時鐘(PLD2CLK) ;各個 和整個FPGA電路設(shè)計都采用全局時鐘控制方式,所有的時鐘都是由ICS525201 芯片產(chǎn)生,該芯片是一種可調(diào)時鐘芯片。



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