提高精度已成為最早期矢量網(wǎng)絡(luò)分析儀(VNA)測量的目標(biāo)。通過校準(zhǔn)和矢量誤差校正技術(shù)，可以將VNA精度從儀器端口擴(kuò)展到測試電纜的端點(diǎn)。當(dāng)待測器件(DUT)直接連接到測試端口電纜時(shí)，校準(zhǔn)面和測量面是同一平面。在這種情況下，校準(zhǔn)和誤差校正是直截了當(dāng)?shù)倪^程，其涉及機(jī)械或電子同軸校準(zhǔn)標(biāo)準(zhǔn)。然而，對引腳貼裝或表面貼裝封裝的DUT而言，必須使用測試設(shè)備，而目前同軸校準(zhǔn)平面和測量平面是分開的，并需要額外的誤差校正技術(shù)來達(dá)到高測量精度。這些方法經(jīng)常采用裝置的建模響應(yīng)，來有效地將校正平面移至DUT的端口。部分工程師則選擇采取最小影響的測試設(shè)備，并僅僅測量DUT和設(shè)備的總響應(yīng)。本文討論了兩種基于模型的校正，其增加了測量精度，并不再需要忽略由測試設(shè)備引入的測量誤差。

　　直接測量涉及到測量的物理校準(zhǔn)標(biāo)準(zhǔn)以及計(jì)算誤差項(xiàng)。這種方法提供了高精度，這主要是基于校準(zhǔn)標(biāo)準(zhǔn)精確特性的程度是已知的。多年來已有很多有關(guān)各種直接測量校準(zhǔn)技術(shù)的文章。所有詳細(xì)內(nèi)容可以在安捷倫應(yīng)用筆記1287-3和1287-11中閱讀到。1-3基于模型的校準(zhǔn)采用了從網(wǎng)絡(luò)響應(yīng)建模中推導(dǎo)出的數(shù)學(xué)校正。該建模響應(yīng)可能來自仿真結(jié)果或理論性行為，但往往是從實(shí)際測量得出的。通常，測量和建模的結(jié)合有助于實(shí)現(xiàn)最高質(zhì)量的結(jié)果。

　　如圖1所示的端口擴(kuò)展是最簡單的建模技術(shù)。它依賴于簡單的測試設(shè)備延遲(并且，在某些情況下，有衰減的)模型。去嵌入采用設(shè)備的完整S參數(shù)模型。這兩種技術(shù)不再需要建立精確的設(shè)備內(nèi)部校準(zhǔn)標(biāo)準(zhǔn)，這是難以實(shí)現(xiàn)地(特別是對負(fù)載標(biāo)準(zhǔn))，并花費(fèi)了很多時(shí)間和精力。

　　測試設(shè)備的差別很大，這取決于應(yīng)用和成本。同時(shí)，在制造業(yè)中所使用的測試設(shè)備是嚴(yán)格的，并且往往價(jià)格昂貴，特別是印制電路板(PCB)設(shè)備在研究和開發(fā)(RD)實(shí)驗(yàn)室中是共同的。其相對便宜并易于制作，盡管對頻率超過3GHz的信號損失不能被忽略。目前無線應(yīng)用中的許多器件必須在高達(dá)13GHz的頻率進(jìn)行測試。因此，減少或消除裝置的損耗和延誤是必要的，這使得DUT的真實(shí)特性得以獲得分析。

　　所以，當(dāng)在裝置中測量器件時(shí)，將PCB板上的軌跡認(rèn)為是網(wǎng)絡(luò)分析儀和DUT之間同軸測試電纜的擴(kuò)展。通過實(shí)現(xiàn)每部分設(shè)備上的端口擴(kuò)展，將測量平面擴(kuò)展到超出同軸校準(zhǔn)平面的右側(cè)，達(dá)到DUT的端口。當(dāng)設(shè)備連接器和DUT之間的損耗和電長度已知時(shí)，可以通過在售的大部分VNA人工將其減去。

　　許多測試設(shè)備采用了具有SMA連接器的PCB測試設(shè)備(圖2)。測試設(shè)備/VNA的組合可以在SMA連接器平面進(jìn)行校準(zhǔn)。但是，當(dāng)測試設(shè)備用于測量電路板貼裝器件時(shí)，PCB測試設(shè)備的電氣特性可能改變DUT的測量幅度和相位。端口擴(kuò)展用于增加線性相位(連續(xù)延遲)，以及轉(zhuǎn)移參考平面到DUT平面的同軸誤差校正陣列的損耗與頻率項(xiàng)。

　　當(dāng)測試設(shè)備的延遲和損耗未知時(shí)，必須在采用端口擴(kuò)展之前對其進(jìn)行測量。安捷倫科技已開發(fā)出自動(dòng)化方法，并將其集成到PNA系列VNA中。安捷倫的自動(dòng)端口擴(kuò)展(APE)使用簡單的開路或短路測量提供了簡便的方法來計(jì)算測試設(shè)備的損失和延遲。采用最適合的直線模型來計(jì)算電延遲。采用兩種方法之一來計(jì)算損耗項(xiàng)，這依靠用于傳輸線的媒介。損耗模型被假設(shè)是同軸或介質(zhì)。同軸和介電模型都提供了可變的損耗與頻率的關(guān)系，其不是簡單的直線。當(dāng)在PCB上建立測試設(shè)備時(shí)，要采用介電模型。

APE算法測量開路或短路，并計(jì)算測試設(shè)備所測試部分的插入損耗和電延遲。這一步對測試設(shè)備的每個(gè)部分重復(fù)進(jìn)行。這一步之后，只有測試