DGND：數(shù)字地；

DAC_RSET：輸入引腳，可為DAC設(shè)置參考電流，使用時應(yīng)通過一個1.91 kΩ電阻接地；

REF_CLK和REF_CLK：參考時鐘或振蕩輸入端(互補(bǔ)輸入)，如果使用單端輸入方式，則應(yīng)從REF_CLK引腳連接一個0.1μF的解耦電容到 AVDD或AGND；

CLK_MODE_SEL：振蕩器部分控制引腳，接高電平時，電壓不要超過1.8 V，接低電平時，振蕩器被旁路；

LOOP_FILTER：輸入端，使用時應(yīng)串聯(lián)一個零電阻和680 pF電容至最近的AVDD腳(Pin28)；

I／O_UPDATE：輸入引腳，通過該腳的上升沿可把串行口緩存的數(shù)據(jù)內(nèi)容送至激活的寄存器中，I／O_UPDATE信號應(yīng)與SYNC_CLK信號保持同步，并須滿足建立時間與保持時間的要求；

CS：片選串口使能信號端，低有效；

DVDD_I／O：3.3 V數(shù)字電源；

SYNC_CLK：時鐘輸出，為內(nèi)部時鐘的1／4，用于同步I／O_UPDATE信號；

SCLK：I／O串行操作時鐘輸入端，在該端的上升沿寫入數(shù)據(jù)，下降沿讀出數(shù)據(jù)；

SDIO_0：雙向引腳，用于串行操作的數(shù)據(jù)輸入和輸出；

SDIO_1：3：雙向引腳，用于串行操作數(shù)據(jù)輸入輸出，也可用于控制DAC輸出幅度的斜率；

P0～P3：輸入引腳，這四個引腳用于控制調(diào)制方式的選擇，掃描累加器的開關(guān)或者輸出幅度的升降斜率。該四個引腳中的任何一個引腳信號的變化都等同于一個I／O_UPDATE信號的上升沿，該端須與SYNC_CLK信號保持同步，并須滿足建立時間與保持時間的要求；

CH0_IOUT ～CH3_IOUT， CH0_IOUT ～CH3_IOUT：輸出引腳，四個通道的互補(bǔ)輸出端，使用時，需接上拉電阻至AVDD。

3 工作模式組合

AD9959所具有的的四通道可以使其同時實現(xiàn)多種工作模式的組合。但是，在某些模式下，則需要幾個數(shù)據(jù)引腳來實現(xiàn)特殊功能，這就限制了組合方式。根據(jù)AD9959芯片的資源，可同時實現(xiàn)的工作模式組合如下：

(1) 四個通道可以實現(xiàn)單頻模式、2電平調(diào)制模式和線性掃描模式的任意組合，每個通道均可工作在這三種模式中的一種；