MOS晶體管表現出理想模型所沒有的各種二階效應。為了設計在現實世界中工作的模擬集成電路，我們需要了解這些非理想因素。

在上一篇文章中，我們介紹了基本的MOSFET結構和工作區(qū)域。我們討論的模型描繪了一個理想的MOSFET，并且由于其較長的溝道尺寸，對于早期的MOSFET來說是相當準確的。然而，隨后的研究和晶體管的持續(xù)小型化都揭示了晶體管行為中的一系列非理想性。本文將介紹這些非理想性的基礎知識以及它們如何影響模擬集成電路中的晶體管性能。

寄生電容

由于MOSFET的物理實現，在端子結之間形成了以下寄生電容：

CGS：柵源電容。

CGD：柵極到漏極電容。

CGB：柵極到本體電容。

CSB：源極到體電容。

CDB：漏極到體電容。

在設計包含MOSFET的模擬IC時，這些電容在電路帶寬中起著重要作用。圖1顯示了它們的位置。

帶有寄生電容的NMOS晶體管結構。

圖1.具有寄生電容的MOSFET結構。

電容值會隨著工作區(qū)域的變化而變化，我們將在接下來的部分中討論。

柵源和柵漏電容

雖然圖1中沒有顯示，但在晶體管制造過程中，源極和漏極在柵極下方略微延伸。在柵極與源極或漏極重疊的區(qū)域，柵極氧化物（SiO2）作為它們之間的電介質形成電容器。這種重疊的長度稱為Ldiff。

由氧化物電容（Cox）形成的柵極到源極（或漏極）電容的值可以計算為：

方程式1

其中：

C'ox等于 ?ox/tox

εox是二氧化硅的介電常數

tox是柵極氧化層的厚度（圖1所示的高度）。

這個簡單的柵源（或漏極）電容方程僅在源極和漏極彼此分開時有效，當晶體管處于截止或飽和狀態(tài)時（由于溝道夾斷），這是正確的。在線性區(qū)域，源極和漏極溝道被電阻溝道有效地“短路”，所以我們只需要關注柵極和溝道之間的氧化物電容。

由于器件是對稱的，在線性區(qū)域，我們可以假設源極和漏極各占氧化物電容值的一半。柵極到源極和柵極到漏極的值可以計算為：

方程式2

柵極-本體電容

CGD的值實際上由兩個單獨電容器的并聯組合組成：

氧化物電容器，位于柵極和襯底之間。

耗盡電容器，形成于耗盡層（溝道和襯底之間的區(qū)域）和襯底之間。

氧化物電容值可以使用以下方程式計算：

方程式3

和耗盡電容，使用這個：

方程式4

其中CGBO是柵極-體塊重疊電容項，取決于晶體管的物理特性。

氧化物電容和耗盡電容彼此并聯——當兩者都存在時，它們會加在一起。在截止區(qū)，由于柵極和本體之間沒有溝道，CGB的值是方程3和4的總和。一旦出現溝道，Cox就會與本體斷開連接，正如我們之前討論的柵極到源極/漏極電容。因此，CGD的值等于Cdep，并且可以使用方程4來計算。

源極至本體和漏極至本體的電容

推導CSB和CDB的值涉及大量的器件物理學。這些值由結電容（CJ）決定。CJ的值由耗盡區(qū)寬度決定，而耗盡區(qū)寬度又基于MOSFET內的摻雜濃度。

我們需要從這一點中得出結論，即CSB和CDB在源極或漏極與主體之間的交界處保持不變，因為工作區(qū)域之間的端子尺寸不會發(fā)生變化。

電容值總結

表1總結了MOSFET的寄生電容值（按操作區(qū)域）。

表1.寄生電容值。

身體效應

我們之前討論過晶體管的體端和源端通常如何連接到相同的電勢，但沒有解釋為什么是這樣。為了理解原因，讓我們更深入地研究物理晶體管，當VGS的值從0增加到大于閾值電壓（Vth）時。

當VGS從零緩慢增加時，硅中的正空穴被推離柵極，留下帶負電的離子。這產生了一個耗盡層——一個沒有載流子的區(qū)域。隨著VGS繼續(xù)增加，柵極電荷開始慢慢超過耗盡層，因此在源極和漏極之間可以形成一個電子通道。

假設體電壓變得比源極更負（VSB>0）?，F在更多的空穴被吸引到體端子，導致在溝道附近形成更大的耗盡區(qū)。這意味著閾值電壓的增加，因為現在需要更大的柵極電壓來克服耗盡區(qū)的電荷并形成溝道。當VSB<0時，情況正好相反：在溝道附近形成較小的耗盡區(qū)，Vth相應地降低。

體效應如圖2所示。

MOSFET中體效應的一個例子。

圖2:ID與VGS在不同VSB下的對比（淺藍色：VSB=0V；綠色：VSB=-0.5V；紅色：VSB=0.5V）。

相對于體效應的閾值電壓可以計算為：

方程式5

其中：

Vth0是標稱閾值電壓

ΦF是硅的費米勢。

體效應對模擬設計有很大影響——堆疊晶體管是非常流行的，這會導致體效應以一種非平凡的方式改變閾值電壓。

信道長度調制

理論上，飽和狀態(tài)的晶體管應作為具有無限輸出電阻的理想電流源。 實際上，當溝道收縮時，VDS仍對漏極電流有影響，因此晶體管的輸出電阻雖然很大，但仍然是有限的。 這是由于一種稱為溝道長度調制的現象，其中在飽和區(qū)域中，隨著漏極電壓的增加，溝道長度開始逐漸減小。

為了適應溝道長度調制，我們將飽和狀態(tài)下的漏極電流方程調整為：

方程式6。

信道長度調制系數λ的計算公式為：

方程式7

由此，我們可以計算飽和時的輸出電阻（ROUT）為：

方程式8

亞閾值導電

以前，我們定義了三個晶體管工作區(qū)域：截止、線性、飽和。實際上，還有第四個：亞閾值區(qū)域，它在超低功耗模擬集成電路設計中非常流行。

該區(qū)域的形成是因為晶體管在VGS低于Vth時不會完全關閉。相反，擴散電流在源極和漏極之間形成了一個小溝道。當VGS < Vth時，這種擴散電流是不可忽視的，并且與VGS呈指數關系。由此產生的亞閾值區(qū)域的I-V曲線計算如下：

方程式9

其中：

IS是晶體管的特定電流，與W/L

ξ為非理想系數（硅中>1）

VT是熱電壓，等于kT/q

遷移率退化和速度飽和

晶體管內的漂移電流由內部電場決定，隨著晶體管尺寸的減小，它們的電場迅速增加。事實證明，對于短溝道晶體管，在晶體管內可以實現少數載流子的最大速度。這被稱為飽和速度。

這限制了某些器件的VGS和VDS電流的增加，因為最終它們的驅動電流達到最大值。此外，隨著電場的繼續(xù)增加，這些載流子的遷移率降低，導致這些極高電壓下的驅動電流減小。這種短溝道效應是現代晶體管行為的許多方面之一，我們無法通過前一篇文章中研究的平方律方程來預測。

排水誘導屏障降低（DIBL）

當VDS變得足夠大時，漏極開始將負電荷吸引到柵極下的表面，幫助柵極形成溝道。因此，有效閾值電壓降低，從而形成Vth與VDS成反比的關系。這被稱為漏極誘導勢壘降低，簡稱DIBL。

PVT變化

工藝、電壓和溫度的變化統(tǒng)稱為PVT，共同構成了我們討論的最后一個非理想因素。

在制造晶體管時，制造工藝變化是不可避免的。工藝變化會改變重要的晶體管特性，導致不同的閾值電壓、載流子遷移率和寄生電容等。這些工藝變化通常包含在四個“角落”：快-快、快-慢、慢-快和慢-慢。這些角落描述了基于最壞情況制造統(tǒng)計數據的PMOS和NMOS晶體管的相對速度。

除此之外，通過蒙特卡洛分析測試晶體管之間的差異，該分析使用包含所制造晶體管參數變化統(tǒng)計數據的模型。模擬設計人員必須同時使用蒙特卡洛和拐角方法，因為失配會對電路性能產生破壞性影響。

最后，工作電壓和環(huán)境溫度也會影響晶體管性能。在IC設計過程中必須檢查這些環(huán)境條件，以確保最終產品按照規(guī)格運行。