電子技術的飛速發(fā)展變化給板級設計帶來許多新問題和新挑戰(zhàn)。首先，由于高密度引腳及引腳尺寸日趨物理極限，導致電路極低的布通率;其次，由于系統(tǒng)時鐘頻率的提高，引起的時序及信號完整性問題;高速數字電路(即高時鐘頻率及快速邊沿速率)的設計將成為主流。

PADS(PeroonaI Automated Design Systems，個人自動設計系統(tǒng))Logic9.0是一個功能強大、多頁的原理圖設計輸入工具，具有在每頁進行快速存取、在線元件編輯、庫管理方便簡潔等特點，所有這些都為PADS Layout提供了高效的電路板設計環(huán)境，提高了由原理圖設計鏈接到PCB制版的轉化效率。PADS Layout9.0是一個復雜的、高速印制電路板設計軟件。它具有快速交互布線編輯器(FIRE).它的這一功能在眾多的交互布線模式中獨樹一幟，由于FIRE采用強大功能的算法，布線完成后很少需要用戶修改調整，可以使用戶在布線時節(jié)省大量時間，提高效率。對表貼元件等細小焊盤間距、對高速布線的約束條件設定、對圖形用戶界面的定制等方面功能，PADS Layout9.0軟件都是無可挑剔的。由于PADS Logic9.0和PADS Layout9.0兩軟件運行速度快，加之功能強大，有些簡單的操作可以實現復雜的功能、快捷鍵方便、視窗寬等優(yōu)點。

PADS軟件好用，易上手，是現在市場上使用范圍最廣的一款EDA軟件，適合大多數中小型企業(yè)的需求;而且高端軟件(如Cadence allegro)能實現的功能PADS軟件也都能實現。經過對多年的EDA設計經驗的總結，我認為利用PADS軟件中的差分和等長走線等功能實現高速電路布線是一個很好的選擇。下面，就以Hi3511器件組合為例進行具體介紹。

1 板層結構設計

板層的結構是決定系統(tǒng)的EMC性能一個很重要的因素。一個好的板層結構對抑制PCB中輻射起到良好的效果?，F在常見的高速電路系統(tǒng)中大多采用多層板而不是單面板和雙面板，板層結構的設計應注意以下幾個方面：

1)一個信號層應該和一個敷銅層相鄰。

2)信號層應該和臨近的敷銅層緊密耦合(即信號層和臨近敷銅層之間的介質厚度很小)。

3)電源敷銅和地敷銅應該緊密耦。

4)系統(tǒng)中的高速信號應該在內層且在兩個敷銅之間，這樣兩個敷銅可以為這些高速信號提供屏蔽作用且將這些信號的輻射限制在兩個敷銅區(qū)域。

5)多個地敷銅層可以有效的減小PCB板的阻抗，減小共模EMI。

要滿足以上要求，推薦使用8層板的設計，其層疊結構如下：

①TOP層：信號層(器件層)

②第二層：地平面層

③第三層：信號層

④第四層：地平面層

⑤第五層：電源平面層

⑥第六層：信號層

⑦第七層：地平面層

⑧BOTTOM層：信號層(器件層)

但考慮到成本因素，我們將Hi3511模塊電路的板層定義為6層，其層疊結構如圖1所示。

圖1 板層結構

2 元器件的布局

元器件布局是制作PCB的重要環(huán)節(jié)，布局是否合理直接影響電路的性能，在布局時應注意以下幾個方面：

1)先確定與結構關系密切的元件位置，如定位孔、連接器等。

2)遵照“先大后小，先難后易”的布局原則，先擺放核心器件或者是較的的器件，再以其為中心擺放周圍的電路元器件。例：先確定Hi3511的放置位置，再將其周圍的元器件按電路關系擺放的合適位置。

3)布局時應將高電壓、大電流信號與低電壓、小電流信號分開;數字信號與模擬信號分開;高頻信號與低頻信號分開。

4)接口芯片盡量靠近變壓器或連接器。

5)時鐘電路連線盡量短，并遠離敏感電路。

6)濾波電容放置距離電源管腳越近越好。例：DDR2 SDRAM的每一個電源管腳旁邊都加了至少一個去耦電容，如圖2所示。

圖2 去耦電容排列

7)源端的串聯端接盡量靠近源端放置，并行端接盡量靠近接收端。例：如圖3所示是Hi3511與DDR2_CLKOP、DDR2_CLKON的端接匹配結構，由圖可知，33Ω的串聯匹配應該盡量靠近Hi3511端而100Ω的并聯差分匹配電阻應盡量靠近DDR2端。

圖3 Hi3511與DDR2_CLKOP，DDR2_CLKON的端接匹配結構

3 布線

PCB布線是EDA設計的重要環(huán)節(jié)，是系統(tǒng)能否正常有效工作的關鍵因素。下面簡單介紹一下PCB布線中要注意的一些問題。

1)阻抗控制

阻抗控制的PCB板是指PCB板上所有網絡的阻抗都控制在一定的范圍以內，如20～75Ω。

在Hi3511模塊中，希望我們把走線的特性阻抗控制在50Ω，差分走線的特性阻抗控制在100Ω，通過對疊層的分析，在PADS軟件中將普通走線線寬定義在5mil，最小間距為5mil，單獨定義幾個差分對走線寬度為4mil，間距10mil，這樣畫出的PCB圖基本能滿足阻抗控制要求。

2)走線間距的大小。一般常用到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。

3)走線的規(guī)則設定等級

①在PADS軟件中可以對不同的走線進行不同的規(guī)則設置。如普通信號線我們進行常規(guī)設置，如圖4所示，只規(guī)定線寬間距等。在布線過程中也主要遵循一般的原則就好。如：走線盡量短，盡量走直線或135°角的折線，電源和地引線盡量短、盡量粗等。

圖4 走線的規(guī)則設定

②可以將需要等長走線的網絡先進行分組，在布線過程中，應采用分組布線的方法。先連通一組中的每一個網絡，然后查詢網絡的長度，從中找到最長的一個作為參考，定義本組網絡的長度，如圖5所示。本組中其余網絡進行蛇行走線，并調整其長度，以達到規(guī)定要求。

圖5 等長走線的設置

③對于差分信號，應盡量不打孔走在靠近地平面的內層，并需要單獨設定線寬和間距，如圖6所示。在走線的時候要注意盡量短，且兩根線要嚴格等長。

圖6 差分信號設置

4)布線步驟

①先布地線(電源線)：我們可以從元器件的接地(電源)管腳直接引線出來就近打孔和地(電源)層相連，并且連線盡可能的短且粗。

②綜合信號的優(yōu)先級別(如時鐘信號、差分線、等長線等)和布線密度情況選擇選擇布線的優(yōu)先順序。再按相應的規(guī)則進行布線。

如在Hi3511模塊中，連線最多，要求最復雜的就是與DDR2 SDRAM之間的連接，硬件設計指南中建議將數據信號、地址信號、控制信號、時鐘信號等所有線的長度相等，則效果達到最優(yōu)，偏差范圍為±50mil.并建議時鐘信號的走線長度小于4.5英寸。我們將數據信號、地址信號、控制信號、時鐘信號分成不同的組，進行分組布線。從布局圖中我們可以看出數據信號是所有信號線中路徑最長的。故此，我們先對數據信號進行布線，采用蛇行走線使數據線達到等長，其走線偏差控制在20mil中。經測量數據信號網絡的實際布線長度為3430±20mil，滿足時鐘信號的走線長度的要求，故將此長度作為地址信號、控制信號、時鐘信號等線的長度依據，將其它信號進行分組蛇行走線，以滿足長度要求。在這里還要注意每組信號線與其他走線之間的間距要大于20mil。時鐘等重要信號要盡量走到第三層，并用地進行隔離。布線結果如圖7所示。

圖7 布線結果

4 電源分割

現在系統(tǒng)的工作電源多為多個電源，那么在實際的操作中就需要研究電源層的分割問題。

1)電源分割過程中即要保證同一組電源包圍在一起又要注意不要跨信號線進行分割。即要保證信號有良好的回流路徑。

2)電源層比地層內縮20H，H為電源層與地層之間的距離。

5 結論

通過對Hi3511模塊的PCB設計實踐，充分說明了，只要我們掌握了高速電路設計的基本規(guī)則和技巧，結合PADS軟件對布局布線進行的各種規(guī)則約定，并使用差分和等長走線等各種強大的功能，進行高速電路設計是一個很好的選擇。