在驗(yàn)證領(lǐng)域，虛擬探針增強(qiáng)了硬件加速仿真作為數(shù)據(jù)中心資源對(duì)硬件設(shè)計(jì)人員和軟件開發(fā)人員的吸引力。

硬件加速仿真不斷證明它本身就是一種便利的工具，既可用于硬件/軟件協(xié)同驗(yàn)證，也可用于測(cè)試硬件和軟件的集成。

啟動(dòng)操作系統(tǒng)并執(zhí)行軟件應(yīng)用程序需要經(jīng)過(guò)數(shù)十億個(gè)驗(yàn)證周期 — 傳統(tǒng)的基于軟件的分析工具無(wú)法勝任這項(xiàng)任務(wù)。只有基于硬件的驗(yàn)證引擎才可提供應(yīng)對(duì)這一挑戰(zhàn)所需的吞吐量。正因?yàn)槿绱?，硬件加速仿真?FPGA 原型設(shè)計(jì)才會(huì)成為當(dāng)今設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)的驗(yàn)證工具箱中的必備引擎。

通過(guò)硬件加速仿真和 FPGA 原型設(shè)計(jì)，嵌入式軟件開發(fā)人員能夠驗(yàn)證嵌入式軟件并執(zhí)行系統(tǒng)驗(yàn)證，這是一項(xiàng)極具吸引力的功能。只有通過(guò)硬件加速仿真，他們才能確認(rèn)嵌入式系統(tǒng)軟件能夠與底層硬件協(xié)同工作，因?yàn)? FPGA 原型設(shè)計(jì)沒(méi)有提供可調(diào)試內(nèi)部工作的硬件設(shè)計(jì)可見性。

另外，在設(shè)計(jì)周期中，項(xiàng)目組成員可以使用硬件加速仿真的時(shí)間通常遠(yuǎn)早于使用 FPGA 原型的時(shí)間。因此，使用硬件加速仿真技術(shù)，軟件開發(fā)團(tuán)隊(duì)開始進(jìn)行驗(yàn)證的時(shí)間要早于使用 FPGA 原型的情況。

硬件工程師也可以認(rèn)識(shí)到在硬件加速仿真上運(yùn)行軟件的優(yōu)勢(shì)。當(dāng)實(shí)際軟件產(chǎn)品第一次在硬件上運(yùn)行時(shí)，它幾乎總會(huì)暴露出硬件錯(cuò)誤，即使最全面的驗(yàn)證方法也會(huì)遺漏一些錯(cuò)誤。及早運(yùn)行軟件可以暴露出這些錯(cuò)誤，以便我們加以解決。這樣不僅簡(jiǎn)單，而且成本較低。

物理探針

過(guò)去，軟件開發(fā)人員使用物理 JTAG 探針來(lái)調(diào)試在硬件加速器上運(yùn)行的代碼(圖 1)。JTAG 標(biāo)準(zhǔn)定義了一系列信號(hào)，以及通過(guò)四管腳接口讀取和寫入物理芯片中的寄存器的方法。這種做法的初衷是提供一種測(cè)試芯片的方法，讓測(cè)試工程師窺探封裝芯片的內(nèi)部，確認(rèn)它是否正常工作。

軟件開發(fā)人員意識(shí)到他們可以使用相同的接口，讀取和寫入芯片中的處理器的通用寄存器。能夠讀取和寫入處理器的主寄存器，意味著他們可以調(diào)試在處理器上運(yùn)行的程序。

通過(guò)一些巧妙的接口，他們可以使用嵌入式調(diào)試器(例如 Lauterbach 的 Trace-32 或 ARM 的 DS-5)，將命令發(fā)送到 JTAG 探針，以提取或設(shè)置連接到探針的板載處理器的狀態(tài)。這是開發(fā)人員運(yùn)行和調(diào)試嵌入式系統(tǒng)上的“裸機(jī)”程序和驅(qū)動(dòng)程序的最常用方法。

使用當(dāng)今的硬件加速仿真系統(tǒng)，可通過(guò)連接到外部器件的任何 I/O 卡，輸出設(shè)計(jì)的任何信號(hào)。這種方法可用于輸出 JTAG 接口的四個(gè)信號(hào)。通過(guò)將這些來(lái)自硬件加速器中的設(shè)計(jì)的信號(hào)連接到 JTAG 探針，軟件開發(fā)人員能夠在硬件加速仿真設(shè)計(jì)上，執(zhí)行與在原型板上相同的調(diào)試工作。

由于 JTAG 探針將在設(shè)計(jì)后期用于原型板上，并且可能還在后續(xù)項(xiàng)目中使用，因此軟件開發(fā)人員一般都了解該探針的使用方法和作用。在硬件加速仿真設(shè)計(jì)上調(diào)試軟件時(shí)，軟件開發(fā)人員自然會(huì)采用這種熟悉的工具。

雖然 JTAG 接口讓調(diào)試器能夠直接讀取和寫入寄存器，但要正確地調(diào)試程序，還需要能夠讀取和寫入內(nèi)存并且控制程序的執(zhí)行。為了滿足這種需求，處理器設(shè)計(jì)人員添加了調(diào)試器可訪問(wèn)的寄存器，以便將內(nèi)存讀取和寫入指令插入到執(zhí)行管道中。這樣一來(lái)，調(diào)試器就能夠完全訪問(wèn)設(shè)計(jì)中的所有內(nèi)存和內(nèi)存映射的器件。

另外，這些設(shè)計(jì)人員還采用了斷點(diǎn)寄存器和其他調(diào)試支持電路，從而令 JTAG 調(diào)試器能夠控制程序的執(zhí)行。這意味著，通過(guò)連接至處理器的 JTAG，調(diào)試器能夠顯示程序源代碼、處理器的寄存器、內(nèi)存、變量以及程序的堆棧。因此，調(diào)試器能夠設(shè)置斷點(diǎn)，運(yùn)行和單步調(diào)試程序，而這些正是軟件開發(fā)人員期望現(xiàn)代化軟件調(diào)試環(huán)境能夠提供的功能。

處理 JTAG 探針問(wèn)題

雖然 JTAG 探針實(shí)現(xiàn)了在硬件加速仿真設(shè)計(jì)上的軟件調(diào)試，但它也有缺點(diǎn)。第一，JTAG 探針和在硬件加速器中運(yùn)行的設(shè)計(jì)都有它們自己的自激時(shí)鐘。為了保持同步，這些時(shí)鐘必須維持一致的速度。如果做不到，調(diào)試器和設(shè)計(jì)之間的連接將會(huì)丟失。

很多情況下，需要重置探針;而有些時(shí)候，還將需要重置設(shè)計(jì)本身。有時(shí)減慢甚至停止硬件加速器中的設(shè)計(jì)時(shí)鐘是非常有用的，因?yàn)檫@樣可以采集和上載設(shè)計(jì)上的波形。這樣一來(lái)，開發(fā)人員就能夠查看設(shè)計(jì)的狀態(tài)，或者對(duì)設(shè)計(jì)進(jìn)行強(qiáng)制賦值，使其變換到新值。實(shí)質(zhì)上，如果硬件加速器上的時(shí)鐘不能減慢或停止，硬件開發(fā)人員將會(huì)丟失諸多硬件調(diào)試功能。

使用 JTAG 探針存在的第二個(gè)問(wèn)題是性能。由于存在兩個(gè)獨(dú)立的時(shí)鐘域，一個(gè)在硬件加速器上，另一個(gè)在探針上，數(shù)據(jù)將在兩個(gè)域之間傳遞，就會(huì)產(chǎn)生跨時(shí)鐘域問(wèn)題。為了解決這個(gè)問(wèn)題，探針上的時(shí)鐘速度通常低于處理器的時(shí)鐘速度。在原型板上，處理器的時(shí)針?biāo)俣瓤蛇_(dá)到幾百兆赫甚至千兆赫，這不是問(wèn)題。但在硬件加速仿真中，時(shí)鐘運(yùn)行速度為一兆赫或兩兆赫，這可能讓速度減慢很多。

例如，在 ARM Cortex-A57 中分步運(yùn)行單個(gè)指令，需要超過(guò) 400 萬(wàn)個(gè)比特的 JTAG 掃描鏈活動(dòng)。如果處理器的時(shí)鐘在 2 MHz 的頻率下運(yùn)行，JTAG 時(shí)鐘的頻率是它的四分之一，也就是 500 kHz，則在分步運(yùn)行之后，需要 8 秒才能更新調(diào)試器中的視圖。

另一個(gè)性能問(wèn)題是程序下載時(shí)間。軟件開發(fā)人員使用掃描鏈，通過(guò) JTAG 探針將程序下載到目標(biāo)。如果程序很大，則將程序加載到存儲(chǔ)器可能要花費(fèi)一個(gè)小時(shí)甚至更長(zhǎng)時(shí)間。大多數(shù)軟件開發(fā)人員無(wú)法接受這種性能水平。

JTAG 事務(wù)處理器

有一種使用 JTAG 調(diào)試器的方法可以消除這些問(wèn)題。硬件加速仿真系統(tǒng)能夠通過(guò)電路和硬件加速器內(nèi)置的編程功能，驅(qū)動(dòng)和采樣設(shè)計(jì)中的任何信號(hào)。我們無(wú)需通過(guò) I/O 卡從設(shè)計(jì)中采集信號(hào)，然后使用物理探針予以驅(qū)動(dòng)，而是可以使用“事務(wù)處理器”，通過(guò)編程方式驅(qū)動(dòng)設(shè)計(jì)中的 JTAG 信號(hào)。與物理探針相同，事務(wù)處理器也可以驅(qū)動(dòng)相同的信號(hào)，使其變換到相同的值，從而提供相同的調(diào)試功能。

由于設(shè)計(jì)和 JTAG 事務(wù)處理器都在硬件加速仿真系統(tǒng)的控制下，因此時(shí)鐘由硬件加速器控制。時(shí)鐘域可以同步，因此能消除多個(gè)時(shí)鐘的問(wèn)題。