作者 / 徐成陽(yáng) 電子科技大學(xué) 微電子與固體電子學(xué)院(四川 成都 610054)

　　徐成陽(yáng)(1993-)，男，碩士生，研究方向：SOC/SIP 系統(tǒng)芯片技術(shù)。

摘要：基于TSMC40LP工藝設(shè)計(jì)了一種新穎的溫度補(bǔ)償、高電源抑制比的帶隙基準(zhǔn)源。本設(shè)計(jì)采用全MOSFET設(shè)計(jì)，工作于1.1 V電源電壓，通過(guò)將MOSFET偏置在零溫度系數(shù)工作點(diǎn)，并結(jié)合溫度補(bǔ)償技術(shù)和有源衰減電路，實(shí)現(xiàn)在-40 ℃~125 ℃內(nèi)溫度變化系數(shù)為6.6 ppm/℃，低頻下電源抑制比為93 dB，高頻下電源抑制比為56 dB，與此同時(shí)，利用阻抗調(diào)試對(duì)環(huán)路穩(wěn)定性進(jìn)行了補(bǔ)償。

0 引言

　　隨著集成電路產(chǎn)業(yè)的飛速發(fā)展，特別是在高精度集成電路的設(shè)計(jì)中，帶隙基準(zhǔn)源都是一個(gè)非常重要的模塊，該模塊可以為其他電路提供高精度的基準(zhǔn)源，在理想情況下，帶隙基準(zhǔn)源的輸出電壓與電源電壓變化、工藝參數(shù)變化以及溫度變化等都無(wú)關(guān)。通過(guò)將具有不同溫度系數(shù)的電壓按一定系數(shù)相疊加，降低輸出電壓的溫度系數(shù)是帶隙基準(zhǔn)源的基本原理。為了進(jìn)一步降低帶隙基準(zhǔn)源的輸出電壓溫度系數(shù)，一般需要進(jìn)行一階曲率補(bǔ)償，削弱溫度對(duì)輸出電壓精度的影響，得到的基準(zhǔn)源輸出電壓溫度系數(shù)通常也在20 ppm/℃左右，若想得到更高精度的基準(zhǔn)輸出電壓，則需要進(jìn)行更為復(fù)雜的高階溫度項(xiàng)補(bǔ)償，雖然可以達(dá)到10 ppm/℃左右溫度系數(shù)的效果^[1]，但是增加了設(shè)計(jì)復(fù)雜度，難以實(shí)現(xiàn)。

　　全MOSFET電壓基準(zhǔn)幾乎是低電源電壓應(yīng)用下的唯一選擇，近年來(lái)，基于低電源電壓下的設(shè)計(jì)都是依賴(lài)于MOSFET工作于亞閾值的特性，使得MOSFET工作的溫度特性類(lèi)似于BJT，從而可以達(dá)到低功耗的要求，然而由于結(jié)漏電會(huì)影響亞閾值特性，使得MOSFET的亞閾值特性只在有限的溫度范圍內(nèi)可靠，所以通常要達(dá)到寬的溫度操作范圍以及低的溫度系數(shù)都伴隨著大的功耗^[2]。

1 電路介紹

　　本次設(shè)計(jì)利用MOSFET超閾值區(qū)的零溫系數(shù)工作點(diǎn)，通過(guò)合理偏置MOSFET的零溫系數(shù)工作點(diǎn)，并結(jié)合溫度曲線(xiàn)補(bǔ)償技術(shù)，在-40 ℃~125 ℃范圍內(nèi)達(dá)到低的溫度系數(shù)為6.6 ppm/℃，并且通過(guò)采用有源衰減器以及阻抗調(diào)試補(bǔ)償，得到較高的基準(zhǔn)輸出電壓的電源抑制比，低頻下達(dá)到93 dB，高頻下達(dá)到56 dB。

　　MOSFET零溫系數(shù)點(diǎn)主要受閾值電壓和遷移率的影響，圖1顯示了MOSFET的轉(zhuǎn)移特性中漏源電流(Id)隨柵源電壓(Vgs)在不同溫度(T_L、T_N、T_H)下的變化曲線(xiàn)。然而實(shí)際上MOSFET的轉(zhuǎn)移特性曲線(xiàn)不會(huì)理想地相較于某一點(diǎn)，而是成為一系列相交點(diǎn)簇，焦點(diǎn)的位置有較為敏感的溫度特性，主要取決于Vgs對(duì)于溫度的特性^[3]。而零溫系數(shù)工作點(diǎn)的漂移主要源自于在載流子遷移率溫度系數(shù)和速度飽和指數(shù)不匹配所造成的二階效應(yīng)。根據(jù)基礎(chǔ)SPICE-MOS模型^[4]可得：

　　這是因?yàn)镸OSFET的閾值電壓V_th具有負(fù)溫系數(shù)，在低溫時(shí)，V_th較大，使得V_ds>V_gs-V_th，MOSFET工作于飽和區(qū);而當(dāng)在高溫時(shí)，V_th較小，使得V_ds<V_gs-V_th，MOSFET工作于三極管區(qū)。這樣就可以利用合理的偏置漏源電壓V_ds在全溫度范圍內(nèi)對(duì)溫度的二階效應(yīng)進(jìn)行補(bǔ)償，使得V_{gs_ZTC}具有最小的溫度系數(shù)。

　　如圖4所示為本設(shè)計(jì)基準(zhǔn)電壓電路圖，其中偏置電路由P1-2、N1-3和RB組成;運(yùn)算放大器由P3-4和N4-6構(gòu)成;基準(zhǔn)產(chǎn)生電路由P5-6、R1、R2以及NX構(gòu)成。其中Rc與Cc為兩支環(huán)路的阻抗補(bǔ)償電路，通過(guò)提供一個(gè)左半平面的零點(diǎn)抵消環(huán)路主極點(diǎn)的影響，以對(duì)兩支環(huán)路(正反饋環(huán)路與負(fù)反饋環(huán)路)的穩(wěn)定性進(jìn)行補(bǔ)償^[7]，避免了傳統(tǒng)的密勒補(bǔ)償帶來(lái)的極點(diǎn)推移，導(dǎo)致主極點(diǎn)推移向原點(diǎn)方向從而降低了高頻下輸出基準(zhǔn)電壓的PSRR特性。

　　與此同時(shí)，在輸出基準(zhǔn)電壓的PSRR方面，本設(shè)計(jì)利用有源衰減器，提升了高頻下輸出基準(zhǔn)電壓的PSRR特性。如圖虛線(xiàn)中所示，類(lèi)似于電流源[5]，由此可以推算其PSRR如下：

　　其中，V_N為電源噪聲，V_O為運(yùn)算放大器小信號(hào)輸出電壓，A_dd(s)為電源噪聲到運(yùn)放輸出的增益，在較寬的頻率范圍內(nèi)其大致都為一個(gè)常數(shù)^[6]，A_x(s)為有源衰減器的增益，Z⁺與Z^-分別為運(yùn)算放大器正負(fù)輸入端的阻抗，而A₀ (s)=A₀ ? (1+s ?ω_p0 ) ，A₀(s)為運(yùn)算放大器的增益，ω_p0為運(yùn)算放大器的輸出極點(diǎn)，在高頻時(shí)的PSRR的衰減主要是由于極點(diǎn)ωp0造成的，而A_x(s)=1-g_{m_Nx}R2a ,則可以設(shè)置R2a≈1?g_{m_Nx}，使得衰減器的增益在接近ω_p0處約為0 ，則基準(zhǔn)輸出電壓的PSRR在高頻下能夠得到大的改善^[6]。

2 設(shè)計(jì)與仿真

　　本次設(shè)計(jì)基于TSMC 40 nmLP工藝制程，設(shè)計(jì)電路圖中各個(gè)MOSFET尺寸如表1所示。

　　為達(dá)到較為準(zhǔn)確的零溫系數(shù)偏置點(diǎn)，首先需要將N_X偏置在零溫系數(shù)柵源電壓處，則可通過(guò)調(diào)節(jié)電阻R1，R1=V_{gs_ZTC} ? I_{d_ZTC}，利用運(yùn)算放大器虛短虛短特性，一級(jí)電流鏡的作用，使得B點(diǎn)電壓鉗位等于A點(diǎn)電壓且兩條支路電流相等，即可使得MOSFET偏置于零溫系數(shù)柵源電壓點(diǎn);其中MOSFET的零溫系數(shù)柵源電壓及漏源電流需要通過(guò)實(shí)際的仿真得到，具體仿真結(jié)果如圖5所示。

　　如圖5所示，最佳零溫系數(shù)偏置點(diǎn)的I_{d_ZTC}≈2.784 μA，V_{gs_ZTC}≈600.2 mV。

　　再者，通過(guò)調(diào)節(jié)電阻R2a以及R2b來(lái)調(diào)節(jié)NX的漏源偏置電壓以?xún)?yōu)化零溫系數(shù)工作點(diǎn)進(jìn)一步減小溫度敏感度，使得V_{gs_ZTC}隨溫度變化曲線(xiàn)在低溫段具有最大值，而在高溫段具有最小值，實(shí)現(xiàn)全溫度范圍內(nèi)的二階補(bǔ)償，此時(shí)最優(yōu)的漏源工作電壓為V_{ds_ZTC}，則：

　　通過(guò)仿真得到的最佳V_{gs_ZTC}隨溫度變化曲線(xiàn)如圖5所示，在全溫度范圍內(nèi)變化幅度為841.9μV，此時(shí)的V_{ds_ZTC}≈300 mV。

　　最終電路仿真得到輸出基準(zhǔn)電壓隨溫度變化曲線(xiàn)如圖6所示。由圖6可知，得到的輸出基準(zhǔn)電壓的溫度系數(shù)為：

(7)

　　對(duì)于輸出基準(zhǔn)電壓PSRR特性，仿真結(jié)果如圖7所示。由圖7仿真結(jié)果可知，低頻下輸出基準(zhǔn)電壓低頻下的PSRR為93 dB，最小為56 dB，而高頻下輸出基準(zhǔn)電壓PSRR在60 dB以上。

　　本次設(shè)計(jì)基準(zhǔn)電壓電路總功耗仿真如圖8所示。由圖8仿真結(jié)果可知，在低壓1.1 V電源電壓下，基準(zhǔn)電壓電路總功耗為22 μW。

3 結(jié)論

　　本次設(shè)計(jì)利用MOSFET柵源電壓零溫系數(shù)點(diǎn)溫度特性，并采用一種新穎的基準(zhǔn)電壓曲率補(bǔ)償技術(shù)與有源衰減器，在基于TSMC 40 nmLP工藝制程下，完成了一種工作于低壓1.1 V的全MOSFET基準(zhǔn)電壓源。電源電壓為1.1 V，輸出基準(zhǔn)電壓VREF=462 mV，典型下在-40 ℃~125 ℃的溫度系數(shù)TC為6.68 ppm/℃，低頻下的PSRR達(dá)到93 dB，最小為56 dB，而高頻下(>10MHz)PSRR均在60 dB以上，基準(zhǔn)電壓電路總功耗為22 μW。

　　參考文獻(xiàn)：

　　[1]L. Guo, T. Ge, and J. S.Chang, “A 101 dB PSRR, 0.0027% THD+N and 94% power-efficiency filterless class D amplifier,” IEEE J. Solid-State Circuits, vol. 49, no. 11, pp. 2608-2617, Nov. 2014.

　　[2]P. K. T. Mok and K. N. Leung, “Design considerations of recent advanced low-voltage low-temperature-coefficient CMOS bandgap voltage reference,” in Proc. Custom Integr. Circuits Conf., Oct. 2004, pp. 635-642.

　　[3]I. M. Filanovsky and A. Allam, “Mutual compensation of mobility and threshold voltage temperature effects with applications in CMOS circuits,” IEEE Trans. Circuits Syst. I, Fundam. Theory Appl., vol. 48, No. 7, pp. 876-884, Jul. 2001.

　　[4]K. A. Bowman, B. L. Austin, J. C. Eble, X. Tang, and J. D. Meindl, “A physical alpha-power law MOSFET model,” IEEE J. Solid-State Circuits, vol. 34, No. 10, pp. 1410-1414, Oct. 1999.

　　[5]D. V. Kerns, “Optimization of the peaking current source,” IEEE J. Solid-State Circuits, vol. 21, No. 4, pp. 587-590, Aug.1986.

　　[6]M. S. J. Steyaert and W. Sansen, “Power supply rejection ration in operational transconductance amplifiers,” IEEE Trans. Circuits Syst., vol. 37, No. 9, pp. 1077-1084, Sep. 1990.

　　[7]X. Peng, W. Sansen, L. Hou, J. Wang, and W. Wu, “Impedance adapting compensation for low-power multistage amplifiers,” IEEE J. Solid-State Circuits, vol. 46, No. 2, pp. 445-451, Feb. 2011.

　　[8]A. Shrivastava, K. Craig, N. E. Roberts, D. D. Wentzloff, and B. H. Calhoun, “A 32nW bandgap reference voltage operational from 0.5V supply for ultra-low power systems,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2015, pp. 1-3.

　　[9]L. Magnelli, F. Crupi, P. Corsonello, C. Pace, and G. Iannaccone, “A 2.6nW, 0.45V temperature-compensated subthreshold CMOS voltage reference,” IEEE J. Solid-State Circuits, vol. 46, No. 2, pp. 465-474, Feb. 2011.

　　[10]X. L. Tan, P. K. Chan, and U. Dasgupta, “A sub-1-V 65nm MOS threshold monitoring-based voltage reference,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 23, No. 10, pp. 2317-2321, Oct. 2015.

　　本文來(lái)源于《電子產(chǎn)品世界》2018年第4期第52頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。