S3c2440時鐘電源管理模塊分為三個部分：時鐘，電源，USB控制。

時鐘控制邏輯可以提供s3c2440所需要的三種時鐘:FCLK for CPU, HCLK for
the AHB總線設備, and PCLK for the APB總線設備。S3c2440有兩個鎖相環(huán)：一個可以為FCLK,

HCLK，PCLK提供時鐘；另一個可以為USB模塊提供48MHZ的總線時鐘。時鐘控制邏輯也可以在不使用鎖相環(huán)的情況下產生低頻時鐘，并能通過軟件選擇是否為外圍設備提供時鐘。

S3c2440的電源管理模塊可以激活四種狀態(tài)：標準，慢速，空閑，睡眠模式。

標準模式；該模塊為CPU和所有外圍設備提供時鐘。

低速模式：該模式鎖相環(huán)關閉，直接用外部時鐘（外接晶振的振蕩器提供的或者外部標準時鐘）做為FCLK使用。

空閑模式：只有CPU內核不工作，外圍設備提供時鐘。

睡眠模式：內部電源關閉?？梢酝ㄟ^外部中斷EINT0-15或者RTC的警報中斷喚醒。

二、時鐘體系結構

1主時鐘源來自一個外部晶振或者外部標準時鐘時鐘。時鐘發(fā)生器包括一個連接到晶振的振蕩器和兩個鎖相環(huán)。

2下圖標表示模式控制管腳的組合狀態(tài)和時鐘源選擇的關系，在復位信號nRESET的上升沿

給定OM3 and OM2的管腳狀態(tài)后內部（我理解的是硬件）會自動鎖存OM[3:2]的狀態(tài)

。

值得注意的是：盡管MPLL會在系統(tǒng)復位后啟動，但是在軟件配置MPLLCON寄存器之前MPLL的輸出不會用做系統(tǒng)時鐘，此時外部時鐘或者外部振蕩器提供系統(tǒng)時鐘。切記：即使你不想改變寄存器默認值MPLLCON寄存器也必須配置重新配置

3 MPLL輸出頻率計算公式：

Mpll = (2*m * Fin) / (p * 2s)
m = M (the value for divider M)+ 8, p = P (the value for divider P) + 2

M,P均為MPLL分頻器的參數(shù).

4時鐘控制邏輯

時鐘控制邏輯決定了是直接使用外部時鐘還是使用MPLL輸出作為系統(tǒng)時鐘。當MPLL被配置后系統(tǒng)會插入一段自鎖時間來使得FCLK暫時無效，直到MPLL輸出穩(wěn)定。這一過程也會在系統(tǒng)上電和從睡眠模式喚醒是激活。

5系統(tǒng)上電（啟動）

具體描述：晶體振蕩器會在幾個毫秒后起振。圖中OSC信號穩(wěn)定后，當nRESET信號為高電平釋放復位線后，鎖相環(huán)會根據(jù)默認的配置情況進行工作。然而系統(tǒng)上電時，鎖相環(huán)總是不穩(wěn)定，所以，在對PLLCON配置以前，設計者直接采用外部時鐘作為FCLK。直到軟件設置了新的值在PLLCON里面。在自鎖時間（LOCK TIME）過后，可以直接配置MPLL輸出作為FCLK。