在Simulink中進(jìn)行的仿真是屬于系統(tǒng)驗(yàn)證性質(zhì)的，是對(duì)MDL文件進(jìn)行的仿真，并沒(méi)有對(duì)生成的VHDL代碼進(jìn)行過(guò)仿真。事實(shí)上，生成VHDL描述的是 RTL級(jí)的，是針對(duì)具體的硬件結(jié)構(gòu)的，而在Matlab的Simulink中的模型仿真是算法級(jí)的，兩者之間有可能存在軟件理解上的差異。轉(zhuǎn)換后的 VHDL代碼實(shí)現(xiàn)可能與MDL模型描述的情況不完全相符。這就需要針對(duì)生成的RTL級(jí)VHDL代碼進(jìn)行功能仿真。為此利用ModelSim對(duì)多波信號(hào)發(fā)生器進(jìn)行RTL級(jí)進(jìn)行仿真，以驗(yàn)證多波信號(hào)發(fā)生器設(shè)計(jì)的正確性，其仿真波形如圖2所示，由此可以看出其設(shè)計(jì)是正確的[3]。

　　4、多波信號(hào)發(fā)生器的頂層設(shè)計(jì)及仿真結(jié)果

　　整體電路采用原理圖描述和VHDL語(yǔ)言相結(jié)合的方式構(gòu)成，在Quartus II軟件中實(shí)現(xiàn)綜合及仿真。頂層原理圖如圖3所示，為了達(dá)到輸出信號(hào)的有選擇的目的，設(shè)計(jì)了一個(gè)多路選擇順，該多路選擇器的采用VHDL語(yǔ)言描述，其源代碼如下：
library ieee;
use ieee.std_logic_1164.all;
entity test4 is
port(d1,d2,d3,d4: in std_logic_vector(7 downto 0);
sel: in bit_vector(1 downto 0);
q: out std_logic_vector(7 downto 0));
end test4;
architecture rtl of test4 is
begin
process(d1,d2,d3,d4,sel)

begin
case sel is
when 00 => q = d1;
when 01 => q = d2;
when 10 => q = d3;
when 11 => q = d4;
end case;

　　 end process;
end rtl;

　　經(jīng)過(guò)Quartus II的綜合與仿真，結(jié)果表明，能夠?qū)崿F(xiàn)多種波形信號(hào)的功能。圖4是Quartus II的仿真波形。

　　5 結(jié)語(yǔ)

　　經(jīng)過(guò)Quartus II仿真正確后，即可將項(xiàng)目編譯生成的編程文件下載到FPGA器件中，完成器件編程，經(jīng)測(cè)試表明，電路實(shí)際工作的結(jié)果與仿真時(shí)的結(jié)果一致，達(dá)到了設(shè)計(jì)要求。

　　本文作者創(chuàng)新點(diǎn)在整個(gè)多波形信號(hào)發(fā)生器的設(shè)計(jì)過(guò)程中，充分利用了Matlab強(qiáng)大的數(shù)學(xué)計(jì)算功能來(lái)保證FPGA的設(shè)計(jì)的正確性，使整個(gè)設(shè)計(jì)非常簡(jiǎn)單，修改靈活。設(shè)計(jì)者不至于陷于復(fù)雜的VHDL 語(yǔ)言編程，只要在Matlab下建立系統(tǒng)模型，然后對(duì)各個(gè)模塊的基本參數(shù)進(jìn)行簡(jiǎn)單設(shè)置就可以實(shí)現(xiàn)復(fù)雜電子系統(tǒng)的設(shè)計(jì)。