無(wú)線傳感器網(wǎng)絡(luò)SOC芯片的低功耗設(shè)計(jì) (1)
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發(fā)送FIFO，接收FIFO：為接收，發(fā)送幀緩沖區(qū)，用來(lái)存放MAC層的數(shù)據(jù)負(fù)載。
SFR特殊功能寄存器：1、中斷寄存器。主要有發(fā)送、接收中斷標(biāo)志、中斷使能位，F(xiàn)IFO溢出標(biāo)志位，發(fā)送、接收啟位位。2、配置寄存器。CPU 通過(guò)寫(xiě)入SFR寄存器，來(lái)選擇TR6903的工作模式，工作速率等。3、狀態(tài)寄存器：存放FIFO的數(shù)據(jù)字節(jié)數(shù)等。
包處理模塊：用硬件實(shí)現(xiàn)數(shù)據(jù)鏈路層部分功能。發(fā)送模式下，添加可變字節(jié)的前導(dǎo)碼，3位的界定符，1個(gè)字節(jié)的幀長(zhǎng)，可選的前向糾錯(cuò)編碼，2個(gè)字節(jié)CRC16校驗(yàn)這些數(shù)據(jù)作為MAC層負(fù)載；接收模式下，包處理模塊完成對(duì)數(shù)據(jù)包的解包，主要工作為前導(dǎo)碼的檢測(cè)，界定符的檢測(cè)，可選的1個(gè)字節(jié)地址比較，2個(gè)字節(jié)的CRC16校驗(yàn)。
配置模塊：配置控制模塊，根據(jù)SFR中相應(yīng)的配置來(lái)控制CLK，DATA，STOBE引腳的時(shí)序來(lái)控制TR6903相應(yīng)的狀態(tài)，實(shí)現(xiàn)跳頻的功能。本文引用地址：http://www.biyoush.com/article/192128.htm
接收物理層模塊：接收控制模塊，實(shí)現(xiàn)物理層發(fā)送數(shù)據(jù)的功能。在RX_FLAG信號(hào)為高，即檢測(cè)界定符之后，在DCLK上升沿時(shí)采樣RX_DATA引腳的狀態(tài)，依次接收幀長(zhǎng)字節(jié)，物理層有效負(fù)載，2個(gè)字節(jié)的CRC16校驗(yàn)，送給包處理模塊處理，并同時(shí)從LEARN/HOLD引腳向TR6903芯片輸出相應(yīng)的高電平，來(lái)應(yīng)答接收狀態(tài)。
發(fā)送物理層模塊：發(fā)送控制模塊，實(shí)現(xiàn)物理層發(fā)送數(shù)據(jù)的功能。在DCLK的上升沿將包處理模塊送來(lái)的物理層有效負(fù)載發(fā)送出去。
配置TR6903模式下仿真波形如所圖 4示，以串行方式向TR6903寫(xiě)入6個(gè)字節(jié)的配置，改變TR6903工作頻率，實(shí)現(xiàn)跳頻。此時(shí)在ConfigClock的上升沿時(shí)從ConfigData送出10110010，00111010，01010110，00111010，10101010，10110010數(shù)據(jù)。Strobe為高時(shí)，ConfigClock停止。發(fā)送物理層幀部分仿真波形如圖 5所示，以串行方式向TR6903發(fā)送物理層的幀。此時(shí)，先送出32位的0101…0101同步碼，3個(gè)位的界字符111(TR6903檢測(cè)到3個(gè)時(shí)鐘周期以上的高電平)，后面緊接是幀長(zhǎng)及物理層負(fù)載。接收物理層幀部分仿真波形如圖 6所示。TR6903在界定符發(fā)送完畢的最后一位，送出1個(gè)時(shí)鐘周期高電平RxFlag信號(hào)；基帶處理模塊檢測(cè)有效高電平，作為有效數(shù)據(jù)幀的開(kāi)始，同時(shí)基帶處理模塊從LH引腳輸出高電平，來(lái)響應(yīng)TR6903。
圖 4配置波形
圖 5發(fā)送物理層幀波形
圖 6接收物理層幀波形
5. RTL級(jí)及物理設(shè)計(jì)的低功耗實(shí)現(xiàn)
RTL級(jí)物理設(shè)計(jì)低功耗實(shí)現(xiàn)跟選用的EDA軟件有很大關(guān)系。在0.35um CMOS工藝下，采用synopsys的Design Compiler進(jìn)行低功耗綜合，布局布線基于Cadence的SOC Encounter平臺(tái)。用Cadence的Voltage Storm對(duì)其進(jìn)行門(mén)級(jí)功耗分析，動(dòng)態(tài)功耗為103.6617mw。
6. 結(jié)束語(yǔ)
無(wú)線傳感器網(wǎng)絡(luò)SOC芯片與傳統(tǒng)的MSP430+TRF6903方案比較起來(lái)更有優(yōu)勢(shì)，前者在可靠性，功耗，面積方面都更好。此方案在FPGA驗(yàn)證平臺(tái)上驗(yàn)證成功，設(shè)計(jì)的工作頻率為20Mhz，速度傳輸率達(dá)到64kbps，滿足了無(wú)線傳感器網(wǎng)絡(luò)傳輸速度要求；并在Cadence的數(shù)字后端平臺(tái)實(shí)現(xiàn)芯片的后端設(shè)計(jì)，工作頻率可達(dá)到100Mhz。
評(píng)論