用FPGA實現數字電視條件接收系統
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2．1 加擾器的實現
加擾器在條件接收中是一個關鍵部分，他關系到整個系統的保密程度，所以需要一個安全性較高的加擾器。圖2所示加擾器是在FPGA內部實現：他是以可預置線性反饋寄存器（LFSR）為基礎，與數據選擇器共同形成。4個LFSR的階數要求互質，每個LFSR的反饋多項式要求是本原的，這樣產生的偽隨機序列具有最大周期?？偩€是控制碼發(fā)生器（一個偽隨機序列發(fā)生器）產生的選擇器控制碼，有8個抽頭并行輸出，每2位對應一個選擇器的選擇端。每個選擇器的輸出是選出的4個LFSR反饋之一，作為與之相連的LFSR時鐘。這是Gollmann級連的改進型，通過數據選擇消除了Gollmann級連易受鎖定攻擊的缺點。4個LSFR輸出的XOR（這是FPGA中的一個器件，當輸入有奇數個1時輸出為1），除去LFSR的線性影響，通過數字選擇器選取這些XOR的輸出之一作為加擾序列的輸出。數字選擇器濾除了加擾器的代數特性避免相關（線性代數）攻擊［3］。 本文引用地址：http://www.biyoush.com/article/192117.htm
選擇碼生成器可由CW產生器代替，CW一部分作為選擇器的選擇碼，一部分寫入4個可預置的LFSR。這樣，加擾器寄存器不是很多，周期又較長，達到節(jié)約硬件且保密程度較高的目的。
2．2 條件接收發(fā)送端FPGA實現
用戶管理信息需要PC機處理和保存，既然他是必須的，就可以在PC機中做些其他的事情，以便降低硬件的復雜度，增強信息的保密性。服務密約SK和控制字CW發(fā)生器初始值可以在PC機中通過偽隨機序列生成程序生成。在PC機中生成SK和CW初值的優(yōu)點就是程序容易改動，偽隨機序列周期可以足夠長，保密性高。
在一些文獻中，ECM在PES層已經加入，對于PES層加擾當然很適合；但是對于TS層加擾，完成ECM包中含有的CW和寫入加擾器的CW一致性（實際就是加擾和解擾的同步）比較困難。采用ECM也在TS層加入，實現加解擾同步就容易得多。
TS流是連續(xù)不斷的實時信號，條件信號并不可以任意加入其中。不過，TS流中存在大量的空包，可以通過空包替換的方法實現條件包的加入?？瞻鎿Q器實際就是一個數據選擇器，在需要條件包的地方，讓條件包代替空包。
ECM包PID寄存器存放從PMT中讀取的ECM包的PID，以便形成ECM包時利用。ECM包和EMM包的形成是給EMM和ECM加上包頭、PID和Table＿id等。ECM包的Table＿id有兩個，0x80和0x81，是為了方便接收端解擾，只有ECM包含新的CW時，他才發(fā)生變化。如果Table＿id 沒發(fā)生變化，接受端就可以不處理這個ECM包，還用以前的CW。EMM只有一個時，可以把他放入CAT包；如果有多個時，可單獨形成EMM包，通過CAT 包中的描述子確定他的PID。其實，為了節(jié)約硬件，在加入TS流前條件包并不一定是一個完整的TS包，他包含必要的信息就行了。在代替空包時，有用信息代替空包中的前一部分，和余下的空包中內容共同構成TS包。SK信息變化很慢，EMM包和CAT包只需滿足剛開機用戶能迅速找到SK就行。ECM包替代空包比CAT包或EMM包嚴格的多，因為CW變化快，并且要使ECM包內的CW和寫入加擾器的CW同步，以便保證正確解擾。
CW的加密采用DES（Data Encryption Standard）算法，DES速度快，加密強度較高，硬件容易實現，適合CW變化較快的要求。SK的加密采用RSA算法，RSA 算法速度比DES慢的多，硬件實現只是DES速度的千分之一，但是加密強度大。SK的變化頻率低，使用時間長，安全性要求高，RSA正好滿足這些要求。 TS流的加擾，采用上述的加擾器，通過加擾控制，使之不對條件包、私有數據包、空包、TS包頭、PID等不可加擾的數據進行加擾。
3 結 語
本文介紹了條件接收系統的基本原理，并提出一種復接和條件接收相分離的實現方法。這種方法使條件接收系統不受復接的約束，實現起來比較靈活，便于調試。并且這種結構不僅可以對單節(jié)目TS流加擾，也可以對多節(jié)目TS流進行加擾。采用空包替換，在TS層加入ECM條件包，容易實現加解擾的同步。在實現條件接收的過程中，設計出安全性較高的加擾器成功應用于系統，實現了信息的加、解擾。
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