O 引言
現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VISI)技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小，具有通過用戶編程實(shí)現(xiàn)專門應(yīng)用的的功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺(tái)，經(jīng)過設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的效果。利用FPGA可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是采用FPGA器件可以將原來的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性，同時(shí)還可以很方便的對(duì)設(shè)計(jì)進(jìn)行在線修改。FPGA器件成為研制開發(fā)的理想器件，特別適于產(chǎn)品的樣機(jī)開發(fā)和小批量生產(chǎn)，因此人們也把FPGA稱為可編程的ASIC。
可以斷定FPGA在結(jié)構(gòu)、密度、功能、速度和靈活性方面將得到進(jìn)一步的發(fā)展。隨著工藝和結(jié)構(gòu)的改進(jìn)，F(xiàn)PGA的集成度將進(jìn)一步提高，性能將進(jìn)一步完善，成本將逐漸下降，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中將起到越來越重要的作用。

1 硬件電路設(shè)計(jì)及原理
1．1 硬件電路整體結(jié)構(gòu)
本設(shè)計(jì)的開發(fā)板電路包括6個(gè)部分：下載電路、下載接口、FPGA、電源電路、和擴(kuò)展接口。其電路結(jié)構(gòu)框圖如下：
圖2―1電路結(jié)構(gòu)框圖

1．1．1主芯片EPlC3T144C8
Altera Cyclone系列FPGA是A1tera公司2003年9月份推出的，基于1．5v，O．13μm工藝，Cyclone是一個(gè)性價(jià)比很高的FPGA系列。其中EPlC3T144是Cyclone系列中的一員，共有2910邏輯單元，59904RAM bits，1個(gè)PLLs，最多有104個(gè)用戶I／O，可以說這款FPGA的資源非常豐富，足夠滿足大型設(shè)計(jì)的需要。
本設(shè)計(jì)選用Altera公司的Cyclone系列芯片，芯片型號(hào)為EPlC3T144C8，因?yàn)樵撔酒茿ltera公司推出的低價(jià)格、高容量的FPGA，其以較低的價(jià)格、優(yōu)良的特性及豐富的片上資源在實(shí)際應(yīng)用中被廣泛的采用，這些都是其他同類產(chǎn)品無法相比的。
1．EPlC3T144C8芯片采用1．5V內(nèi)核電壓，0．33 μmSRAM工藝，與其他同類產(chǎn)品相比具有以下特點(diǎn)：
(1)邏輯資源豐富，邏輯單元(LE)數(shù)量為2910個(gè)。
(2)有104個(gè)可用I／O引腳，I／O輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有壓擺率控制、三態(tài)緩沖、總線保持等功能：整個(gè)器件的I／0引腳分為四個(gè)區(qū)，每個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的I／0輸出。
(3)多電壓接口，支持LVTTL，LVCMOS，LVDS等I／0標(biāo)準(zhǔn)。
(4)靈活的時(shí)鐘管理，片內(nèi)配有一個(gè)鎖相環(huán)(PLL)電路，可以提供輸入時(shí)鐘的1～32倍頻或分頻、156～417ps相移和可變占空比的時(shí)鐘輸出，輸出時(shí)鐘的特性可直接在開發(fā)軟件Quartos II里設(shè)定。經(jīng)鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路使用。
(5)內(nèi)有SignalTap嵌入式邏輯分析器，極大地方便了設(shè)計(jì)者對(duì)芯片內(nèi)部邏輯進(jìn)行檢查，而不需要將內(nèi)部信號(hào)輸出到I／O管腳上。
1．2 設(shè)計(jì)電路模塊及原理
1．2．1 下載線電路
Altera器件的編程連接硬件包括：ByteBlaster并口下載電纜、ByteBlasterMV并口下載電纜、MasterBlaster串口／USB通信電纜、BitBlaster串口下載電纜。 本設(shè)計(jì)采用了ByteBlasterMV串口口下載電纜。
ByteBlasterMV串口下載電纜采用兩種下載模式：被動(dòng)串行模式和JTAG仿真下載模式。
◆．被動(dòng)串行模式(PS)

為了利用ByteBlasterMV并口下載電纜配置1．5VCyclone系列EPlC3T144，3．3V電源中應(yīng)該連接上拉電阻，電纜的VCC腳連接到3．3V電源，而器件的VCCINT引腳連到相應(yīng)的1．5V電源。對(duì)于PS配置，器件的VCCIO引腳必須連到2．5V或3．3V電源。對(duì)于JTAG在線配置和在線編程，電纜的VCC引腳必須連接3．3V電源。
ByteBlasterMV并口下載電纜與PC機(jī)相連的是25針插頭，與PCB電路板相連的是10針插座。數(shù)據(jù)從PC機(jī)并口通過ByteBlasterMV并口電纜下載到電路板。
1．2．2 電源電路
采用LMl086系列芯片為電路提供穩(wěn)定的電源。LMl086是一系列工作在1．5A負(fù)載電流下，最大輸出電流為1．5A的低輸出電壓控制器。在本設(shè)計(jì)中用于為FPGA提供1．5V和3．3V電源電壓。該芯片的主要特點(diǎn)：