基于FPGA的線(xiàn)陣CCD驅(qū)動(dòng)時(shí)序電路的設(shè)計(jì)
3 CCD驅(qū)動(dòng)時(shí)序的設(shè)計(jì)和實(shí)現(xiàn)
由圖1所示,其設(shè)計(jì)方法是:在系統(tǒng)最佳工作頻率下,通過(guò)基本計(jì)數(shù)單元產(chǎn)生CCD工作所需的波形,保證CCD正常工作。根據(jù)TCDl500C的技術(shù)手冊(cè),可以看出時(shí)鐘φ為典型值0.5 MHz時(shí),占空比為1:1;輸出復(fù)位脈沖φRS為1 MHz,占空比為1:3,采樣保持脈沖φSP=1 MHz,脈沖寬度為100 ns。根據(jù)所給出的時(shí)序關(guān)系圖可以得到轉(zhuǎn)移脈沖φSH,時(shí)鐘φ,復(fù)位脈沖RS,采樣保持脈沖SP等控制信號(hào)的時(shí)序圖。由于1個(gè)φSH周期中至少要有5 411個(gè)φ脈沖,即TSH>5 411T。由此可知,改變時(shí)鐘頻率或增加光積分周期內(nèi)的時(shí)鐘脈沖數(shù),就可以改變光積分時(shí)間。即通過(guò)積分時(shí)間控制信號(hào)A1,A2,A3控制積分時(shí)間的改變;000~111分別控制8檔積分時(shí)間變換。000時(shí)間最短,111時(shí)間最長(zhǎng),可以通過(guò)軟件動(dòng)態(tài)設(shè)置積分時(shí)間,實(shí)現(xiàn)CCD光積分時(shí)間的智能控制。部分實(shí)現(xiàn)程序如下:
編譯后最后得到的仿真波形結(jié)果如圖2所示。
4 結(jié) 語(yǔ)
本文實(shí)際采用Modelsim開(kāi)發(fā)系統(tǒng)實(shí)現(xiàn)編程和測(cè)試程序的編寫(xiě),內(nèi)部模塊采用Verilog硬件描述語(yǔ)言編寫(xiě),完成了時(shí)序電路的設(shè)計(jì)和實(shí)現(xiàn),并測(cè)試無(wú)誤后下載到FPGA上,產(chǎn)生CCD驅(qū)動(dòng),輸出結(jié)果十分理想。不僅簡(jiǎn)化了電路設(shè)計(jì),提高可靠性,而且提高了研發(fā)速度。
評(píng)論