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            EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 用FPGA技術(shù)實(shí)現(xiàn)模擬雷達(dá)信號(hào)

            用FPGA技術(shù)實(shí)現(xiàn)模擬雷達(dá)信號(hào)

            作者: 時(shí)間:2009-08-21 來(lái)源:網(wǎng)絡(luò) 收藏

            3控制芯片VHDL語(yǔ)言描述

            由芯片的結(jié)構(gòu)可以看出,6個(gè)分頻器電路除了它們的分頻系數(shù)不同外,VHDL(甚高速集成電路描述語(yǔ)言)的結(jié)構(gòu)是類似的,稍加改變便可設(shè)計(jì)成各自獨(dú)立的元件單元。脈寬整形電路可設(shè)計(jì)成標(biāo)準(zhǔn)的基本單元,以元件形成供4個(gè)脈寬整形電路和消抖動(dòng)電路調(diào)用。SA-2指令組形成電路、編碼器和選擇器分別設(shè)計(jì)成獨(dú)立的元件單元。將上述各單元按它們的信號(hào)關(guān)系連接起來(lái),便構(gòu)成了芯片構(gòu)造體描述。該設(shè)計(jì)直接采用VHDL的RTL(寄存器傳輸描述)方式,來(lái)簡(jiǎn)化設(shè)計(jì)步驟和縮短設(shè)計(jì)時(shí)間。其VHDL硬件描述語(yǔ)言主程序流程圖如圖3所示。

            結(jié)束語(yǔ)

            我們采用VHDL硬件描述語(yǔ)言,通過(guò)MAX+PLUS Ⅱ開(kāi)發(fā)平臺(tái),經(jīng)編譯、仿真無(wú)誤后,寫入Altera公司EPM7064S器件中,經(jīng)調(diào)試,其性能完全達(dá)到設(shè)計(jì)要求。


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