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            EEPW首頁 > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 數(shù)字電子技術(shù)與EDA技術(shù)相結(jié)合的探討

            數(shù)字電子技術(shù)與EDA技術(shù)相結(jié)合的探討

            作者: 時(shí)間:2009-11-24 來源:網(wǎng)絡(luò) 收藏

            其中:a表示8位輸入信號(hào);y表示奇校驗(yàn)輸出,通過觀察該程序可以發(fā)現(xiàn),程序邏輯性強(qiáng),簡(jiǎn)單易讀。對(duì)上述程序進(jìn)行仿真,仿真波形如圖1所示。

            本文引用地址:http://www.biyoush.com/article/191880.htm

            通過觀察可以看出,該仿真波形完全符合奇校驗(yàn)邏輯功能。在Max+PlusⅡ軟件下進(jìn)行綜合,可以得到8位奇校驗(yàn)電路的邏輯符號(hào),當(dāng)其他的設(shè)計(jì)工作中需要用到8位奇校驗(yàn)功能時(shí),可以直接調(diào)用此元器件,不必重新設(shè)計(jì),簡(jiǎn)化了設(shè)計(jì)工作。
            通過技術(shù)實(shí)現(xiàn)數(shù)字電路設(shè)計(jì),可以讓學(xué)生嘗試用軟件代替硬件,實(shí)現(xiàn)硬件電路軟件化。學(xué)生應(yīng)用技術(shù)除了可以實(shí)現(xiàn)小規(guī)模的電子電路設(shè)計(jì),還可以通過對(duì)CPLD,F(xiàn)PGA編程,設(shè)計(jì)復(fù)雜的電路系統(tǒng)。
            2.2 應(yīng)用Max+PlusⅡ分析電路現(xiàn)象
            在日常生活中,數(shù)字電路隨處可見,這就要求理論教學(xué)必須與實(shí)踐教學(xué)相結(jié)合,達(dá)到理論聯(lián)系實(shí)際的目的。但是通過總結(jié)學(xué)生的學(xué)習(xí)情況發(fā)現(xiàn),學(xué)生并不能很好地將理論與實(shí)際聯(lián)系起來,特別是當(dāng)學(xué)生設(shè)計(jì)好電路進(jìn)行實(shí)驗(yàn)時(shí),經(jīng)常出現(xiàn)與他們自己分析的理論結(jié)果不一致的現(xiàn)象。如果單純的進(jìn)行理論講解,難以讓學(xué)生理解清楚。如何把電路的工作過程形象地展示給學(xué)生,對(duì)于學(xué)生對(duì)電路現(xiàn)象的理解至關(guān)重要。
            例如,在實(shí)驗(yàn)課中使用集成電路74160設(shè)計(jì)一個(gè)模4計(jì)數(shù)器,模為4即說明計(jì)數(shù)器中應(yīng)有4個(gè)狀態(tài),共占有4個(gè)時(shí)鐘周期。在實(shí)驗(yàn)過程中,采用異步清零法設(shè)計(jì)的學(xué)生發(fā)現(xiàn),他們所設(shè)計(jì)的電路輸出狀態(tài)為000,001,010,011,100,其中,前4個(gè)狀態(tài)中每個(gè)狀態(tài)占用一個(gè)時(shí)鐘周期,第五個(gè)狀態(tài)中100的持續(xù)時(shí)間非常短,而后計(jì)數(shù)器的輸出狀態(tài)為000。面對(duì)這種實(shí)驗(yàn)現(xiàn)象,單純從理論的角度出發(fā)講解,學(xué)生接受起來很困難。下面,以此為例,通過在Max+PlusⅡ平臺(tái)下進(jìn)行原理圖設(shè)計(jì)和仿真分析,幫助學(xué)生進(jìn)行電路現(xiàn)象的觀察。圖2是使用74160的異步清零功能設(shè)計(jì)的模4計(jì)數(shù)器。其中,A,B,C,D是并行數(shù)據(jù)輸入端;ENT和ENP是使能端;LDN是同步置數(shù)端;CLRN是異步清零端;QA,QB,QC,QD為計(jì)數(shù)器的輸出,仿真波形如圖3所示。



            關(guān)鍵詞: EDA 數(shù)字電子技術(shù)

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