基于FPGA的電動(dòng)機(jī)微機(jī)保護(hù)實(shí)現(xiàn)方法

作者：時(shí)間：2009-12-10 來(lái)源：網(wǎng)絡(luò)

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出口模塊主要負(fù)責(zé)裝置內(nèi)外的電氣隔離,一方面將來(lái)自處理器模塊的動(dòng)作、報(bào)警等信號(hào)隔離后,送到裝置外部;另一方面將來(lái)自裝置外部的斷路器狀態(tài)等信號(hào)進(jìn)行隔離后,送到處理器模塊。根據(jù)功能控制工程網(wǎng)版權(quán)所有, FPGA芯片內(nèi)部被劃分為兩部分: 算法實(shí)現(xiàn)模塊和軟核CPU (Nios)模塊。前者由 VHDL模塊化編寫(xiě)算法的實(shí)現(xiàn)過(guò)程,由于采用并行結(jié)構(gòu),可以實(shí)現(xiàn)多路信號(hào)同時(shí)濾波;后者為軟件編寫(xiě)人機(jī)界面、通信協(xié)議等構(gòu)建平臺(tái),并且同時(shí)根據(jù)算法實(shí)現(xiàn)模塊的結(jié)果,執(zhí)行保護(hù)動(dòng)作。在只考慮一路信號(hào)的情況下,本系統(tǒng)由以下各部分組成。 (1) 碼制轉(zhuǎn)換器:將AD采樣的輸出數(shù)據(jù)轉(zhuǎn) 換成準(zhǔn)確的16進(jìn)制數(shù)。
(2) 乘法器:采用陣列乘法器結(jié)構(gòu),為確保系數(shù)精度控制工程網(wǎng)版權(quán)所有,系數(shù)以15位二進(jìn)制數(shù)逼近,故乘法器采用11 ×14位的結(jié)構(gòu)。
(3) 累加器:由于乘法器的輸出有正有負(fù),所以累加器也必須有加有減。通過(guò)對(duì)乘法器輸出符號(hào)的判斷CONTROL ENGINEERING China版權(quán)所有,自動(dòng)判斷加減。
(4) 時(shí)序發(fā)生器:這是整個(gè)系統(tǒng)的心臟,由它來(lái)調(diào)度什么時(shí)候什么模塊做什么事。本系統(tǒng)采用一個(gè)正相分頻器和一個(gè)反相分頻器作為時(shí)序控制模塊。
系統(tǒng)結(jié)構(gòu)如圖3所示。

本文引用地址：http://www.biyoush.com/article/191857.htm

系統(tǒng)結(jié)構(gòu)如圖3所示。
3　保護(hù)算法模塊
3. 1　信號(hào)處理模塊
采樣信號(hào)的濾波采用最小二乘法,這是一種波形擬合方法,當(dāng)預(yù)設(shè)的信號(hào)模型能充分描述被采樣信號(hào)時(shí),該算法可以濾除信號(hào)中任意需要濾除的分量,因此具有很好的濾波性能和很高的運(yùn) 算精度。其原理是:為被采樣信號(hào)預(yù)設(shè)一個(gè)盡可能逼近的信號(hào)模型函數(shù),并按最小二乘擬合原理對(duì)其進(jìn)行擬合。
假定采樣頻率為1 000 Hz,被采樣信號(hào)為: Ia = 10 - 10cos (2 ×pi ×f ×t) + 2cos ( 2 ×2 ×pi × f ×t) + 5 sin (3 ×2 ×pi ×f ×t) + sin ( 4 ×2 ×pi × f ×t) + 0. 5 sin (5 ×2 ×pi ×f ×t) 可見(jiàn),信號(hào)有直流分量,而且諧波分量最高為 5次。以N = 11點(diǎn)采樣進(jìn)行MATLAB仿真,得到如圖4所示的波形。可以看到濾波后的正弦波振幅等于10,所以11點(diǎn)采樣能滿足要求。
　　在采樣頻率為1 000 Hz,采樣點(diǎn)數(shù)N = 11的情況下,系統(tǒng)雖然收斂,但采樣系數(shù)的離散度很大,勢(shì)必造成乘數(shù)的位寬很寬,乘法器需要耗費(fèi)很多的資源。所以可適當(dāng)增加采樣點(diǎn)數(shù)來(lái)降低離散度。但是如果單純?cè)黾硬蓸狱c(diǎn)數(shù),最小二乘法濾波的高速特性就無(wú)法體現(xiàn)。因此將采樣頻率提升到2 000 Hz,采樣點(diǎn)數(shù)增加到26點(diǎn)(即1 000 Hz 下, 13點(diǎn)采樣的時(shí)間) ,可以將離散度降到可接受的程度,而且濾波速度也不會(huì)降低太多。仿真波形和系數(shù)矩陣分別如圖5和表1、2、3所示。