2．1 硬件設計
圖2為本系統(tǒng)的數(shù)字觸發(fā)邏輯圖，在A／D的busy的上升沿，即數(shù)據(jù)轉化完成的時候檢測數(shù)據(jù)是否大于設定的觸發(fā)值，當轉化的數(shù)據(jù)連續(xù)4次大于設定值時，觸發(fā)標志TRD變?yōu)楦唠娖健?p>

圖3為CPLD控制閃存并存儲數(shù)據(jù)的邏輯圖，其中CE、SCK、SI分別用來控制串行閃存的CE、CLK、SI，電路上電后依次往閃存中發(fā)送寫使能，寫狀態(tài)寄存器，寫使能，配置SO管腳，配置閃存為AAI模式命令，然后等待觸發(fā)，觸發(fā)后(即TRD為高電平時)，AD轉化的數(shù)據(jù)開時存儲在閃存中。

圖4為地址計數(shù)器，用來記錄閃存的存儲地址，即是閃存中存儲數(shù)據(jù)的大小，在convst的下降沿，計數(shù)器加1，當計數(shù)器的值等于閃存容量的時候表示閃存已經(jīng)存儲滿了，然后把tc0置為1，控制電源管理下電，是電路處于低功耗的狀態(tài)。
圖5為CPLD控制的總體邏輯圖，時鐘頻率為24 MHz，在本系統(tǒng)中為了能夠更好地提高采樣頻率，采用了2片閃存進行循環(huán)采集，CE30、CE31分別控制2片閃存，可以看出上電后，2片閃存同時發(fā)送命令，配置閃存為AAI模式，然后A／D轉化的數(shù)值連續(xù)4次大于設定值時，以后轉化的數(shù)據(jù)就通過SI存儲在閃存中，由于沒有把TRD作為輸出，所以在邏輯圖中沒有看到TRD變?yōu)楦唠娖健?p>

2．2 讀數(shù)軟件設計
圖6、圖7為閃存的讀數(shù)流程和擦除流程。為了在重新上電后能夠讀數(shù)和擦除，在插上讀數(shù)口后使能CPLD與閃存連接的管腳為高阻狀態(tài)，這樣計算機給閃存發(fā)閃存命令的時候就不會受CPLD的影響。

3 結束語
本文介紹了一種基于AD、CPLD、串行閃存來實現(xiàn)的小體積的數(shù)據(jù)采集系統(tǒng)。與其他數(shù)據(jù)采集系統(tǒng)相比，該系統(tǒng)體積小，存儲器便于控制，易于升級存儲器的容量，能夠滿足一般的信號采集。不足是系統(tǒng)的采樣頻率不夠高，只能達到250 kHz／S，不適于高頻信號的采集。