基于FPGA“乒乓球比賽游戲機(jī)”的設(shè)計
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此模塊設(shè)計中，發(fā)球權(quán)數(shù)碼管的信號控制受多個時鐘的控制，即開始比賽開關(guān)start和計分值sum_sc0信號，這在VHDL編程語言中無法用一個進(jìn)程實現(xiàn)，必須將兩個信號組合成一個時鐘信號，并統(tǒng)一兩個時鐘的觸發(fā)沿。因此最佳時鐘觸發(fā)方式如圖3所示的fqq_en信號。為滿足這種時序要求，借助計分總和次低位sum_sc1信號設(shè)計entity sum_sc_mod2，由于start和sum_sc1的頻率都遠(yuǎn)低于系統(tǒng)時鐘信號clk頻率，則可借助clk高頻信號捕捉其邊沿產(chǎn)生新的時鐘信號fqq_en，并產(chǎn)生其計數(shù)值，仿真波形如圖4(a)所示。為保證發(fā)球權(quán)數(shù)碼管顯示正確，設(shè)計entitv led_fqq_ctl在fqq_en下降沿時，根據(jù)其計數(shù)值產(chǎn)生相應(yīng)的數(shù)碼管輸出信號led_fqq，仿真波形如圖4(b)所示。本文引用地址：http://www.biyoush.com/article/191845.htm
發(fā)球權(quán)控制器的VHDL核心程序如下：
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