4 仿真分析
設(shè)計的編解碼模塊是誤碼檢測儀的組成部分，采用Cy-clone系列FPGA(EPlC3T144C8)實(shí)現(xiàn)電路的核心功能，該器件擁有近3 000個邏輯單元，可滿足整個系統(tǒng)設(shè)計的要求。
4．1 HDB3編碼模塊仿真分析
對該HDB3編碼模塊進(jìn)行仿真驗(yàn)證，圖6是仿真波形圖，仿真時鐘頻率為32 MHz，Codein表示待編碼的輸入信號，輸入的二進(jìn)制代碼為：101011000001100001；VBcodeout是插入V碼和B碼后的輸出，觀察波形發(fā)現(xiàn)，在A和B位置插入“11”作為V碼，在C位置插入B碼：Codeout是單雙極性變換后波形，“10”表示正電平，“01”表示負(fù)電平．從波形可看出實(shí)現(xiàn)了正負(fù)交替；Pos_rzhdb3out和Neg_rzhdb3out是最終的歸零碼輸出。該HDB3編碼模塊正確實(shí)現(xiàn)編碼功能。
4．2 HDB3解碼模塊仿真分析
采用一個偽隨機(jī)序列發(fā)生器產(chǎn)生測試數(shù)據(jù)，仿真時鐘頻率為32 MHz。將HDB3編碼模塊和解碼模塊相連接，觀察輸入和輸出波形。

圖7是仿真波形，其中msequence9是一個周期為511的偽隨機(jī)序列碼，在A時刻產(chǎn)生第1個高電平；將該碼輸入到HDB3編碼模塊，完成編碼后輸入到解碼模塊中進(jìn)行解碼，decodeout是解碼后的輸出，從B時刻開始輸出解碼后的數(shù)據(jù)，可以發(fā)現(xiàn)其波形與輸入數(shù)據(jù)完全相同，因此解碼模塊實(shí)現(xiàn)了HDB3解碼功能。

5 結(jié)論
所設(shè)計的HDB3編解碼模塊簡單實(shí)用，利用FPGA實(shí)現(xiàn)HDB3編解碼功能具有很強(qiáng)的靈活性，可以集成到不同的通信系統(tǒng)中，提高系統(tǒng)設(shè)計的速度。這里所涉及的仿真均為帶有時序信息的仿真，仿真時鐘頻率設(shè)為32 MHz，該頻率是HDB3碼應(yīng)用的最高頻率。目前該編解碼模塊已成功應(yīng)用于誤碼檢測儀中，性能穩(wěn)定可靠。