基于FPGA的∑-Δ D/A轉換器的設計與實現(xiàn)
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作為例子，本文中所描述的∑-Δ DAC的二進制8位輸入數(shù)字量是無符號數(shù)，模擬輸出電壓值都是正值。輸入“00000000”產(chǎn)生輸出電壓0V，“11111111”產(chǎn)生輸出電壓的最大值Vmax，Vmax非常接近VCCO，其中VCCO是FPGA芯片I/O端口的供電電壓。本文引用地址：http://www.biyoush.com/article/191733.htm
圖1 脈沖密度調制
圖2 ∑-Δ DAC的內部結構圖
術語“∑-Δ”分別代表算術和與差，都可用二進制加法器來產(chǎn)生。雖然Δ加法器的輸入是無符號數(shù)，但Δ和∑兩加法器的輸出被看作有符號數(shù)。Δ加法器用來計算DAC輸入與當前DAC輸出之間的差值。由于DAC的輸出只有一位，非0即1，即全0或全1。如圖2 ∑-Δ DAC的結構圖所示，Δ加法器的另一個輸入值由∑鎖存器最高位L[9]的兩個拷貝后面跟8個0產(chǎn)生，這也彌補了DAC輸入值是無符號數(shù)的問題。∑加法器將它的上一次輸出（已經(jīng)保存在∑鎖存器）與Δ加法器的當前輸出求和。
3∑-Δ DAC的FPGA實現(xiàn)
如圖2所示，∑-Δ DAC的內部僅由2個10位的二進制加法器，1個10位的鎖存器和一個D觸發(fā)器組成，用FPGA實現(xiàn)時只需耗費極少的邏輯資源，即使用最小的FPGA也能實現(xiàn)，本文采用了Xilinx Virtex FPGA，圖3給出了FPGA實現(xiàn)的頂層原理圖。輸入信號有8位寬的二進制數(shù)字量DACin[7:0]、時鐘信號CLK和復位信號Reset；輸出信號為等幅脈沖串DACout，通過一個驅動緩沖器OBUF_F_24（是Xilinx FPGA特有的SelectI/O資源，OBUF表示輸出緩沖器，F(xiàn)表示它的轉換速率快，24表示它的驅動能力即輸出驅動電流是24MA，基于LVTTL I/O標準）驅動FPGA外部的模擬RC低通濾波器，該緩沖器的輸出端連接到FPGA的I/O端口，則它的驅動電壓即為FPGA的I/O端口的供電電壓VCCO。表1列出了∑-Δ DAC的接口信號。
圖3 FPGA實現(xiàn)∑-Δ DAC的頂層原理圖
表1 ∑-Δ DAC的接口信號
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