系統(tǒng)工作過程：圖像信號經(jīng)由LVDS轉(zhuǎn)換芯片后轉(zhuǎn)換成LVTTL信號，直接傳送至FPGA解碼為8位數(shù)據(jù)，以字節(jié)方式一行一行寫入SRAM靜態(tài)存儲器(存儲器由兩部分組成)，用于乒乓緩存輸入數(shù)據(jù)，每部分滿1幀后由FPGA控制送出幀中斷給DSP，DSP啟動EDMA讀入1幀數(shù)據(jù)，采用JPEG2000方式編碼后連續(xù)寫入到FIFO_OUT，F(xiàn)PGA負(fù)責(zé)從FIFO_OUT讀出數(shù)據(jù)，非空即讀，緩存積累不會超過1幀數(shù)據(jù)。讀出的數(shù)據(jù)另行打包后以9 Mb/s的碼率通過DS26LV31 422接口芯片從out1接口輸出，或者分流后從out1和out2以各4.5 Mb/s的碼率輸出。
2 FPGA功能模塊設(shè)計(jì)
2.1 Camera Link接口模塊
Camera Link接口模塊負(fù)責(zé)對高頻幀數(shù)字?jǐn)z像頭輸出的LVDS信號轉(zhuǎn)換為TTL標(biāo)準(zhǔn)信號。
關(guān)于Camera Link的采集數(shù)據(jù)的邏輯代碼，關(guān)鍵之處在于產(chǎn)生存儲器的地址信號、存儲器寫信號以及在對應(yīng)的地址處將數(shù)據(jù)穩(wěn)定地寫進(jìn)存儲器。本系統(tǒng)用像素時鐘產(chǎn)生列地址計(jì)數(shù)器、行同步信號產(chǎn)生行地址計(jì)數(shù)器，兩者拼接產(chǎn)生存儲器的地址信號。這樣產(chǎn)生的有效地址雖然不連續(xù)，但意義明確，而且有利于顯示部分的隔行隔列顯示。對于8 bit的數(shù)據(jù)，可將2個有效數(shù)據(jù)拼接成16 bit后再存儲，這樣可以提高FPGA讀寫存儲器的速度。
Camera Link接口時序如圖2所示。

圖2中：VD為幀同步信號，電平模式，高電平有效；HD為行同步信號，脈沖模式，上升沿有效；PCLK為像素同步時鐘，脈沖模式；DATA為10 bit圖像數(shù)據(jù)，在PCLK的下降沿推出，接收端在PCLK上升沿采集，PCLK為常運(yùn)行模式。每個VD有效期內(nèi)有480個HD有效信號，在第0~478個HD有效時，每個HD有效期間有600個有效圖像數(shù)據(jù)，第479個HD(即每幀的最后1行)有效時，前600個DATA為有效圖像數(shù)據(jù)，600個DATA后預(yù)留6個字節(jié)輸出圖像相關(guān)信息，即第D600~D605為預(yù)留字節(jié)。
2.2 SRAM乒乓緩存
在圖像采集處理系統(tǒng)中，DSP的壓縮算法在實(shí)現(xiàn)時間上往往并不是固定不變的，然而前端的采集模塊卻使用均勻速度對圖像進(jìn)行采集，這樣存在時間上的不同步，有可能會導(dǎo)致圖像數(shù)據(jù)的丟失和影響幀數(shù)據(jù)的完整性[2]。為此，本系統(tǒng)在采集和壓縮模塊之間增加1個緩沖電路來解決這一問題。
常用的緩沖電路主要有3種[3]：雙口RAM結(jié)構(gòu)、FIFO結(jié)構(gòu)和乒乓結(jié)構(gòu)。由于乒乓結(jié)構(gòu)可以使用相對比較便宜的高速大容量SRAM，而且可以實(shí)現(xiàn)數(shù)據(jù)的連續(xù)性，因此本系統(tǒng)采用了乒乓結(jié)構(gòu)雙SRAM作為視頻數(shù)據(jù)的緩沖。在將1幀圖像的數(shù)據(jù)全部存儲完以后，DSP再利用很短的時間直接將1幀圖像數(shù)據(jù)讀入片內(nèi)，這樣既可以保證不丟失像素?cái)?shù)據(jù)、DSP可以連續(xù)采集每1幀像素?cái)?shù)據(jù)，又能為DSP留出更多空余時間，為后面進(jìn)行圖像處理提供可能。為了實(shí)現(xiàn)數(shù)據(jù)幀的完整性，必須保證讀取數(shù)據(jù)幀的優(yōu)先級要高于寫數(shù)據(jù)幀的優(yōu)先級，所以本系統(tǒng)的數(shù)據(jù)輸入輸出單元是根據(jù)數(shù)據(jù)處理流程來進(jìn)行切換的。