高速移動(dòng)下OFDM均衡器的FPGA實(shí)現(xiàn)
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2．2．1 均衡過(guò)程
CIR中使用迭代算法避免了并行大向量和大矩陣的運(yùn)算，而是分步運(yùn)算。所以對(duì)輸入信號(hào)進(jìn)行均衡，首先要進(jìn)行并串變換，但是不需要變成真正的串行信號(hào)。當(dāng)Q=2時(shí)，實(shí)際上對(duì)需要均衡的輸入信號(hào)Y(i)每次取出5個(gè)數(shù)據(jù)，用yk表示，暫且將這樣的變換叫作分組并串變換(P／GS)，然后均衡矩陣ek與yk分組完成乘法運(yùn)算得到一個(gè)zk，zk是一個(gè)數(shù)據(jù)不是向量，最后進(jìn)行串并變換就得到均衡后的信號(hào)向量Z(i)。整個(gè)均衡的過(guò)程如圖5所示。本文引用地址：http://www.biyoush.com/article/191638.htm
2．2．2 仿真結(jié)果
實(shí)現(xiàn)該算法的重要一步是所設(shè)計(jì)的乘加器可以正常使用，并且實(shí)時(shí)性好。對(duì)其進(jìn)行仿真如圖6所示，可以發(fā)現(xiàn)當(dāng)clk發(fā)生上升沿跳變時(shí)進(jìn)行計(jì)算，圖中信號(hào)(a，b)表示輸入的數(shù)據(jù)信號(hào)；fcl表示相乘的結(jié)果；c表示進(jìn)行乘加以后的運(yùn)算結(jié)果，其計(jì)算準(zhǔn)確，基本上沒(méi)有延遲。
ISE中設(shè)計(jì)的傳輸模塊實(shí)現(xiàn)波特率為19 200 b／s的串口通信控制器，把數(shù)據(jù)通過(guò)RS 232完成FPGA與PC機(jī)的雙向通信。把均衡后的信號(hào)Z(i)傳回Matlab中，采用QPSK的星座圖進(jìn)行分析，選擇子載波的數(shù)目N=128，循環(huán)前綴CP的長(zhǎng)度為8，并且在認(rèn)為信噪比被準(zhǔn)確估計(jì)的情況下均衡的結(jié)果，如圖7所示。
由此星座圖可以看出，在均衡前接收到的信號(hào)因?yàn)槎嗥绽疹l移和噪聲的影響，偏離星座點(diǎn)向周圍發(fā)散，使用FPGA中均衡以后傳回的數(shù)據(jù)基本沒(méi)有發(fā)散現(xiàn)象。
3 結(jié)語(yǔ)
在ISE軟件平臺(tái)上使用Verilog語(yǔ)言實(shí)現(xiàn)了一種基于時(shí)變OFDM系統(tǒng)的低復(fù)雜度MMSE均衡器算法。在Xilinx公司Virtex-2實(shí)驗(yàn)板(XC2V930芯片)上對(duì)其進(jìn)行驗(yàn)證，基本達(dá)到該算法在Matlab上仿真的均衡效果。但是由于浮點(diǎn)數(shù)計(jì)算量太大，選用定點(diǎn)數(shù)對(duì)其進(jìn)行截取，還是有一定的局限性，在進(jìn)行大量數(shù)據(jù)的運(yùn)算中還是會(huì)有些數(shù)據(jù)不太準(zhǔn)確，造成整體的誤碼率效果不是太好，故還需要進(jìn)一步改進(jìn)算法和FPGA的實(shí)現(xiàn)方法，以期達(dá)到更好的均衡效果。
評(píng)論