基于FPGA的IRIG-B(DC)碼產(chǎn)生電路設(shè)計(jì)
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選擇EPlC6T144的37引腳作為異步串行輸出引腳，與MAX3232E的lO引腳(T2IN)連接，將從FPGA出來(lái)的TTL電平轉(zhuǎn)換為串行輸出電平從7引腳(T20UT)輸出，串行電平轉(zhuǎn)換器采用MAX3232E。選擇EPlC6T144的4l、42引腳作為2路IRIG-B碼信號(hào)輸出，因?yàn)?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/IRIG-B">IRIG-B(DC)碼采用RS422電平輸出，而從EPIC6T144的4l、42引腳輸出脈沖是TTL電平，所以必須進(jìn)行電平轉(zhuǎn)換，本設(shè)計(jì)采用TI公司的AN26LS31CD差分驅(qū)動(dòng)器。采用8段數(shù)碼管作為時(shí)間顯示器件，顯示的信息有天、時(shí)、分和秒，共需9個(gè)器件，每個(gè)8段數(shù)碼管的0～9個(gè)數(shù)字顯示邏輯為：
本文引用地址：http://www.biyoush.com/article/191635.htm3 系統(tǒng)軟件程序設(shè)計(jì)
使用VHDL硬件描述語(yǔ)言進(jìn)行編程，編譯環(huán)境采用Altera公司的QuartusII7．1。根據(jù)圖1所示B碼脈沖序列寬度圖譜，以秒的B碼串產(chǎn)生為例。說(shuō)明VHDL編程設(shè)計(jì)過(guò)程，流程圖如圖3所示。分、時(shí)和天的軟件設(shè)計(jì)根據(jù)圖l所示的B碼示意圖，參考秒的設(shè)計(jì)流程來(lái)設(shè)計(jì)，將100個(gè)碼元對(duì)應(yīng)的脈沖串按照?qǐng)Dl的脈沖寬度輸出，就形成整個(gè)一幀IRIG-B(DC)碼的脈沖串。
4 電路仿真
電路仿真脈沖輸出如圖4所示，圖中Bl_out和B2_out是IRIG-B(DC)碼的輸出脈沖，clk_lms是根據(jù)晶體振蕩器輸入脈沖而產(chǎn)生的模擬l ms信號(hào)脈沖，可以看出，當(dāng)連續(xù)8個(gè)elk_1ms的脈沖時(shí)，Bl_out和B2_out保持高電平，即保持了8 ms的高電平，后面的脈沖都嚴(yán)格的遵守圖l所示的IRIG-B(DC)碼的規(guī)則。
5 結(jié)論
通過(guò)仿真和實(shí)際使用表明，該設(shè)計(jì)電路所產(chǎn)生的IRIG-B(DC)時(shí)間碼穩(wěn)定、連續(xù)、準(zhǔn)確，電路板功耗低、成本低，操作靈活簡(jiǎn)單，在測(cè)控領(lǐng)域有廣闊的應(yīng)用前景。
評(píng)論