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            基于FPGA的線性卷積的實時實現(xiàn)

            作者: 時間:2010-08-10 來源:網(wǎng)絡(luò) 收藏

            摘要:從實際工程應(yīng)用出發(fā),研究了在基于上快速傅里葉變換實現(xiàn)的方法,并搭建了一個基于Altera的EP2S60硬件處理平臺,利用Altera提供的FFT IP核,在100 MHz系統(tǒng)時鐘下,數(shù)據(jù)吞吐率可達100 Ms/s,
            關(guān)鍵詞:快速傅里葉變換;卷積;現(xiàn)場可編程門陣列

            本文引用地址:http://www.biyoush.com/article/191628.htm

            在數(shù)字信號處理領(lǐng)域,離散時間系統(tǒng)的輸出響應(yīng),可以直接由輸入信號與系統(tǒng)單位沖激響應(yīng)的離散卷積得到。離散卷積在電子通信領(lǐng)域應(yīng)用廣泛,是工程應(yīng)用的基礎(chǔ)。如何快速有效地計算出離散序列的卷積,一直是工程人員所關(guān)心的問題。如果直接在時域進行卷積,卷積過程中所必須的大量乘法和加法運算,一定程度地限制了數(shù)據(jù)處理的實時性,不能滿足時效性強的工程應(yīng)用。本文從實際工程應(yīng)用出發(fā),使用快速傅里葉變換(FFT)技術(shù),探討卷積的高速硬件實現(xiàn)方法。

            1 卷積算法的原理
            設(shè)線性時不變系統(tǒng)的沖激響應(yīng)為h(n),則沖激響應(yīng)和輸入δ(n)之間有關(guān)系

            假設(shè)該系統(tǒng)的輸入為x(n),輸出為y(n),則根據(jù)線性時不變系統(tǒng)的定義,有



            根據(jù)式(3),線性時不變系統(tǒng)的輸出信號可以由輸入信號與單位沖激響應(yīng)的卷積求得。實際應(yīng)用中,x(n)與y(n)的序列長度均為有限的,假設(shè)均為N,顯然,求出N點的y(n)需要N2次復(fù)數(shù)乘法,當序列長度大時,所需計算量是龐大,在需要實時處理的系統(tǒng)中,難以滿足實時性要求。
            將M點序列x(n),L點序列h(n)分別作擴展,構(gòu)造新的序列x’(n),h’(n),使得長度N滿足如下條件

            根據(jù)時域循環(huán)卷積定理,x(n)與h(n)的可以用循環(huán)卷積來代替。即

            根據(jù)式(9),給出了一種基于快速傅里葉變換(FFT)的卷積的實現(xiàn)方法,如圖1所示。分別對補零后的z(n)和h(n)進行FFT運算,得到對應(yīng)的頻域響應(yīng)X(k)和H(k),將X(k)和H(k)相乘的結(jié)果再做IFFT,即可以得到x(n)和h(n)的卷積結(jié)果y(n)。

            2 基于的高速卷積的實現(xiàn)
            隨著電子技術(shù)的發(fā)展,現(xiàn)階段FFT硬件實現(xiàn)的方法主要有ASIC,DSP和這3類。專用FFT處理芯片ASIC,例如PDSPl6510,這類芯片的主要特點是技術(shù)簡單。但是由于此類ASIC處理點數(shù)有限,實現(xiàn)大點數(shù)FFT時,需要多芯片并行工作,會導(dǎo)致所需的配套控制復(fù)雜、存儲芯片較多,加大了系統(tǒng)實現(xiàn)難度。使用DSP,如TMS320DSP6416,控制程序設(shè)計比較簡單,但由于DSP的串行式軟件工作機理,當點數(shù)較大時,處理速度難以滿足實時要求。使用FPGA實現(xiàn)FFT功能,其并行處理機制允許FFT運算過程中使用流水線的形式,大大提高處理速度,而且隨著技術(shù)發(fā)展,F(xiàn)FT IP核技術(shù)日臻完善,使得基于FFT IP核的系統(tǒng)在速度、靈活性等方面均展現(xiàn)出優(yōu)越性。本文使用Altera公司的Stratix II系列芯片EP2S60實現(xiàn)的功能。
            Stratix II是Altera公司生產(chǎn)的一款高性能FPGA器件。它采用臺積電的90 nm工藝技術(shù)生產(chǎn),等效邏輯單元(LE)最高可達180 kB,嵌入式存儲器容量最高可達9 MB。該器件不但具有較高的性能和密度,而且還針對器件總功率進行了優(yōu)化,同時可以支持高達l Gb/s的高速差分I/O信號,因而是一款高性能的FPGA。該芯片中所含的高性能嵌入式DSP塊的運行頻率高達370 MHz。另外Stratix II還有12個可編程PLL,并具有完善的時鐘管理和頻率合成能力,能滿足高性能系統(tǒng)的需求。
            EP2S60集成了60 440個等效邏輯單元(LES),內(nèi)嵌M512 RAM模塊329個,M4K RAM模塊255個,M-RAM模塊2個,總存儲單元2 544 192 bit,并集成了DSP模塊36個、18 bit×18 bit嵌入式硬件乘法器144個,含有2個增強性鎖相環(huán)和8個快速鎖相環(huán),可滿足本系統(tǒng)的要求。


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