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            基于FPGA的汽車油改氣電控系統(tǒng)的研究與設(shè)計(jì)

            作者: 時(shí)間:2010-08-18 來源:網(wǎng)絡(luò) 收藏
            隨著全球資源短缺、環(huán)境污染和生態(tài)環(huán)境的惡化,與環(huán)境的相容性研究已經(jīng)成為發(fā)展研究的主題。天然氣具有排放污染顯著降低、燃料經(jīng)濟(jì)性好、安全性高、發(fā)動機(jī)壽命長等優(yōu)點(diǎn),因此被認(rèn)為是未來最有前途的一種汽車燃料。在這種強(qiáng)大的市場需求驅(qū)動下,方案勢在必行,可以根據(jù)汽車外部采集的數(shù)據(jù)對其進(jìn)行分析、研究與設(shè)計(jì)。
            1 系統(tǒng)總體結(jié)構(gòu)
            本系統(tǒng)以為中心,主要包括以下部分:(1)信號采集部分:包括一系列的汽車傳感器,實(shí)時(shí)獲取發(fā)動機(jī)各項(xiàng)參數(shù);(2)ECU模塊:系統(tǒng)的控制核心;(3)執(zhí)行機(jī)構(gòu):實(shí)時(shí)執(zhí)行ECU的控制指令,使發(fā)動機(jī)正常工作;(4)人機(jī)交互界面設(shè)計(jì):完成上下位機(jī)之間異步串行通信,實(shí)時(shí)觀測系統(tǒng)運(yùn)行狀況。圖1為系統(tǒng)總體結(jié)構(gòu)圖。

            本文引用地址:http://www.biyoush.com/article/191615.htm

            2 主要模塊實(shí)現(xiàn)
            根據(jù)汽車電控單元的需求,設(shè)計(jì)選用的是ACTEL公司基于非易失性Flash技術(shù)的A3P250器件(100-VQFP)。器件采用了精細(xì)顆粒架構(gòu)VersaTile,具有250K系統(tǒng)門結(jié)構(gòu),采用了130 nm的工藝技術(shù),內(nèi)核電壓1.5 V,時(shí)鐘頻率48 MHz。A3P250是反熔絲的,抗輻射、耐高低溫、功耗低、速度快,應(yīng)用較廣。FPGA功能模塊描述語言主要包括時(shí)鐘邏輯模塊、A/D采樣控制模塊、模糊控制模塊、步進(jìn)電機(jī)控制模塊、PWM產(chǎn)生模塊、UART通信模塊等。系統(tǒng)設(shè)計(jì)模塊如圖2所示。

            2.1 時(shí)鐘邏輯模塊
            該設(shè)計(jì)中,外部輸入的時(shí)鐘為48 MHz,由于設(shè)計(jì)中需要多種不同的時(shí)鐘信號, 所以必須設(shè)計(jì)一個(gè)可根據(jù)采集需要任意分頻的時(shí)鐘邏輯模塊,且必須準(zhǔn)確,才能保證整個(gè)系統(tǒng)的正常工作。同時(shí)采用同步時(shí)序電路,它是基于時(shí)鐘觸發(fā)沿設(shè)計(jì),對時(shí)鐘的周期、占空比、延時(shí)、抖動提出了更高的要求。分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法靈活性好,節(jié)省系統(tǒng)硬件資源,而且這種方式只消耗不多的邏輯單元就可以實(shí)現(xiàn)對時(shí)鐘操作的目的。
            2.2 采樣控制模塊
            ADC0809轉(zhuǎn)換模塊程序流程圖如圖3所示。數(shù)據(jù)采集系統(tǒng)的輸入信號多數(shù)都來源于現(xiàn)場傳感器的輸出信號,傳感器種類不一,致使信號特性也不同。各通道信號的幅度與頻率范圍有很大的不同,高精度的、大動態(tài)范圍的A/D轉(zhuǎn)換芯片使設(shè)計(jì)更能滿足測量的需要, 特別是對寬頻帶弱信號的采集顯得尤其必要。本設(shè)計(jì)中A/D轉(zhuǎn)換模塊選用了ADC0809和AD1674芯片,ADC0809主要用于節(jié)氣門信號采集,兩片AD1674芯片主要用于實(shí)際轉(zhuǎn)速信號和設(shè)定轉(zhuǎn)速信號的采集。

            2.2.1 ADC0809轉(zhuǎn)換控制模塊
            當(dāng)FPGA啟動數(shù)據(jù)采集時(shí),掃描時(shí)鐘便開始工作,同時(shí)掃描周期計(jì)時(shí)器和采樣周期計(jì)時(shí)器開始計(jì)時(shí)。48 MHz時(shí)鐘經(jīng)過FPGA分頻得到500 kHz的CLK作為ADC0809的驅(qū)動時(shí)鐘,利用狀態(tài)機(jī)實(shí)現(xiàn)對A/D的控制,采集過程完全按照A/D的工作時(shí)序。當(dāng)單次A/D采集完成,便立即更新地址寄存器和數(shù)據(jù)寄存器。轉(zhuǎn)換完后將按照此次任務(wù)規(guī)定的采集參數(shù)進(jìn)入A/D芯片前的采集模擬電路建起,等待下次采樣周期到來。


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