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            EEPW首頁 > EDA/PCB > 設(shè)計(jì)應(yīng)用 > FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

            FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

            作者: 時(shí)間:2010-08-18 來源:網(wǎng)絡(luò) 收藏
            本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用直接控制DMA進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路,實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能,最高傳輸速率可達(dá)100Mbps。

            DMA簡(jiǎn)介

            主要特點(diǎn)
            DMA實(shí)現(xiàn)以太網(wǎng)媒體介質(zhì)訪問層(MAC)和物理層(PHY)的功能,包括MAC數(shù)據(jù)幀的組裝/拆分與收發(fā)、地址識(shí)別、CRC編碼/校驗(yàn)、MLT-3編碼器、接收噪聲抑制、輸出脈沖成形、超時(shí)重傳、鏈路完整性測(cè)試、信號(hào)極性檢測(cè)與糾正等。

            工作原理
            DM9000A可以和微處理器以8位或16位的總線方式連接,并可根據(jù)需要以單工或全雙工等模式運(yùn)行。在系統(tǒng)上電時(shí),處理器通過總線配置DM9000A內(nèi)的網(wǎng)絡(luò)控制寄存器(NCR)、中斷寄存器(ISR)等,以完成DM9000A的初始化。隨后,DM9000A進(jìn)人數(shù)據(jù)收發(fā)等待狀態(tài)。

            當(dāng)處理器要向以太網(wǎng)發(fā)送數(shù)據(jù)幀時(shí),先將數(shù)據(jù)打包成UDP或IP數(shù)據(jù)包,并通過8位或16位總線逐字節(jié)發(fā)送到DM9000A的數(shù)據(jù)發(fā)送緩存中,然后將數(shù)據(jù)長(zhǎng)度等信息填充到DM9000A的相應(yīng)寄存器內(nèi),隨后發(fā)送使能命令,DM9000A將緩存的數(shù)據(jù)和數(shù)據(jù)幀信息進(jìn)行MAC組幀,并發(fā)送出去。

            當(dāng)DM9000A接收到外部網(wǎng)絡(luò)送來的以太網(wǎng)數(shù)據(jù)時(shí),首先檢測(cè)數(shù)據(jù)幀的合法性,如果幀頭標(biāo)志有誤或存在CRC校驗(yàn)錯(cuò)誤,則將該幀數(shù)據(jù)丟棄,否則將數(shù)據(jù)幀緩存到內(nèi)部RAM,并通過中斷標(biāo)志位通知處理器,處理器收到中斷后將DM9000A接收RAM的數(shù)據(jù)讀出進(jìn)行處理。

            DM9000A自動(dòng)檢測(cè)網(wǎng)絡(luò)連接情況,根據(jù)網(wǎng)速設(shè)定內(nèi)部的數(shù)據(jù)收發(fā)速率是10Mbps或100Mbps。同時(shí),DM9000A還能根據(jù)RJ45接口是采用對(duì)等還是交叉連接方式而改變數(shù)據(jù)收發(fā)引腳的方向,因此,無論外部網(wǎng)線采用對(duì)等還是交叉方式,系統(tǒng)均能正常通信。

            基于和DM9000A的網(wǎng)絡(luò)接口設(shè)計(jì)與實(shí)現(xiàn)

            下面給出DM9000A與的硬件設(shè)計(jì)和軟件配置方法。FPGA啟動(dòng)以太網(wǎng)發(fā)送程序,將解調(diào)數(shù)據(jù)發(fā)送到DM9000A,完成數(shù)據(jù)發(fā)送過程。在接收方向,網(wǎng)絡(luò)工作站把控制指令按照一定的幀格式組幀發(fā)送到以太網(wǎng),DM9000A接收到發(fā)給自己的以太網(wǎng)幀并通知FPGA啟動(dòng)以太網(wǎng)接收程序,F(xiàn)PGA將相應(yīng)的數(shù)據(jù)從DM9000A的接收FIFO讀出。

            與FPGA的數(shù)據(jù)接口和控制接口
            DM9000A的外部總線符合ISA標(biāo)準(zhǔn)。可通過ISA總線直接與FPGA無縫連接。其硬件連接原理如圖1所示。


            初始化模塊
            DM9000A正常工作需要在上電后對(duì)內(nèi)部寄存器進(jìn)行初始化,該過程通過FPGA對(duì)DM9000A外部控制總線和數(shù)據(jù)總線的讀寫操作完成。具體流程如下所示:

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            關(guān)鍵詞: Verilog 9000A FPGA 9000

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