基于FPGA的MC-CDMA基帶系統(tǒng)的實現(xiàn)
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2.2 系統(tǒng)時鐘管理單元設計實現(xiàn)
為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源馭動設計的主時鐘，以達到最低的時鐘抖動和延遲，本文中時鐘管理單元的實現(xiàn)亦遵從這一原則。本文設計的系統(tǒng)時鐘產(chǎn)生結(jié)構模塊共使用3個Altera公司的OCMIP核來產(chǎn)生品振時鐘的6種分頻，輸入時鐘在第一個DCMIP核模塊中經(jīng)過一個IBIJFG后用來驅(qū)動第二個和第三個OCMIP核模塊。
2.3 系統(tǒng)驗證結(jié)果
仿真條件設定為：單位比特信噪比EbNo=4，系統(tǒng)帶寬B=20 MHz，OVSF擴頻碼字號K=31，采用ch=2時的信道參數(shù)組模擬信道，長信源隨機信號的長度為L=T×len=2 000×15=30 000，單用戶，AWGN信道。其中ErrorN為接收機統(tǒng)計所得的誤碼個數(shù)。圖1是采用QPsK調(diào)制方式時系統(tǒng)聯(lián)合調(diào)試的功能仿真結(jié)果，信宿模塊統(tǒng)計得到的誤碼比特數(shù)ErrorN為602，BER==602/30 000=0.020 067，接近EbNo=4時的仿真結(jié)果0.020 05。
隨著調(diào)制階數(shù)的增加，系統(tǒng)的性能會有所下降，高階調(diào)制對系統(tǒng)硬件的要求會更高。圖2為使用Altera Quartus II 6.0仿真平臺的綜合工具得到的系統(tǒng)所占用的芯片資源情況。仿真所用的芯片與DE2開發(fā)板上的芯片一致，均為Altera公司Altera CycloneII。因為對運算過程中涉及的乘法和復乘運算進行了簡化，并盡可能有效利用片內(nèi)的定值模塊，極大地減少了資源消耗量。本文引用地址：http://www.biyoush.com/article/191496.htm
本文首先提出了2發(fā)3收MIMO MC-CDMA基帶系統(tǒng)的系統(tǒng)聯(lián)合調(diào)試方案框架，使用硬件仿真MIMO信道模塊來實現(xiàn)發(fā)射機和接收機的連接，設計了跨6個時鐘域的系統(tǒng)時鐘管理單元來實現(xiàn)各個模塊之間的時鐘同步，并詳細介紹了時鐘管理單元的設計實現(xiàn)方法與功能仿真結(jié)果。對FPGA基帶系統(tǒng)進行聯(lián)合調(diào)試，并與MATLAB仿真結(jié)果相比較，驗證了發(fā)射機和接收機的功能，并將整個基帶系統(tǒng)的RTL代碼成功下載到DE2開發(fā)板的芯片上，調(diào)試成功。
參考文獻
[1] 劉寶琴.可編程邏輯器件及其應用[B].北京：清華大學出版社，1995.
[2] Cyclone III device handbook：cyclone III device family overview.American.Altera Corp，2008.
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