應(yīng)對(duì)FPGA/SDI子系統(tǒng)中的高速板布局挑戰(zhàn)

作者：時(shí)間：2011-01-03 來(lái)源：網(wǎng)絡(luò)

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•將跡線阻抗設(shè)為75±10%、100±10%

•使用最小的表面貼裝元件和最小的無(wú)源元件接合焊盤

•選擇能最大限度減少信號(hào)路徑上阻抗失配的跡線寬度

•選擇支持單獨(dú)接地基準(zhǔn)75單端跡線和100寬松耦合差分跡線的板堆疊

•使用表面貼裝陶瓷電容器和射頻信號(hào)電感器

•使對(duì)回波損耗有影響的元件（終端電阻器、阻抗平衡網(wǎng)絡(luò)）盡可能接近集成電路針腳

•使用75受控阻抗，設(shè)計(jì)良好的BNC布局

•保持互補(bǔ)信號(hào)發(fā)送的對(duì)稱性

•均勻地傳送100差分跡線（使跡線上的跡線寬度和跡線間隔保持均勻）

•避免陡彎，使用45度彎曲

•遵循信號(hào)路徑識(shí)別幾何變化，并預(yù)估相應(yīng)的阻抗變化

•使用整平面。如果需要采用凹凸地面抵消過(guò)多的寄生電容，應(yīng)謹(jǐn)慎使用；借助三維仿真工具決定布局

•使用最短的VCC和接地路徑，將針腳連接到通孔面

布局示例

圖9是美國(guó)國(guó)家半導(dǎo)體LMH03843Gbps/HD/SDSDI自適應(yīng)電纜均衡器、LMH0341SDI解串行器、LMH0340SDI串行器和FPGA（未顯示）的簡(jiǎn)要布局圖。本例使用圖4中顯示的堆疊。第2層（綠色顯示）是8密爾寬100差分跡線的接地基準(zhǔn)，它連接到LMH0384的輸出針腳SDO+和SDO-以及LMH0340和LMH0341的LVDS信號(hào)傳送線。第4層上的金屬島（藍(lán)色顯示）用作75跡線的接地面。這兩個(gè)接地基準(zhǔn)使用設(shè)備DAP連接通過(guò)地面縫合到一起。

圖9 LMH0384、LMH0340和LMH0341的布局示例

交流耦合電容器C2緊鄰SDI+的輸入針腳。阻抗匹配網(wǎng)絡(luò)L1和R1通過(guò)C2盡可能地靠近輸入針腳SDI+。75終端電阻器R2置于C2后方，以最大限度減小接線柱的影響。

這種設(shè)計(jì)使用0402尺寸元件，盡可能減少75跡線的阻抗變化，75跡線通過(guò)20密爾微帶線連接到第4層基準(zhǔn)。BNC使用的布局應(yīng)具有良好的信號(hào)發(fā)送，以實(shí)現(xiàn)低回波損耗。

圖9注釋如下：

注1-使用100差分阻抗連接到第2層基準(zhǔn)的耦合跡線。

注2-第2和第4層的接地縫合。

注3-C4鄰近集成電路針腳。

注4-C2盡量靠近集成電路輸入針腳；R275接收端子置于C2后方。

注5-L1、R1阻抗匹配網(wǎng)絡(luò)通過(guò)C2鄰近SDI+針腳。

注6-使用75受控阻抗跡線連接到第4層基準(zhǔn)。使用0402元件。使用15-25密爾的跡線寬度，以最大限度減少較大元件焊盤導(dǎo)致的阻抗降。

注7-BNC使用75受控阻抗布局。

總結(jié)

SDI板布局的難點(diǎn)在于設(shè)計(jì)一種方案，可以最大限度減少75端口上很多外部元件引起的阻抗失配。使用75微帶線以及與無(wú)源元件的接合焊盤尺寸相當(dāng)?shù)嫩E線寬度可以實(shí)現(xiàn)使阻抗失配降到最低的目標(biāo)。使用第二接地基準(zhǔn)就可以為連接到高針腳數(shù)FPGA的100差分跡線靈活選擇較細(xì)跡線寬度。務(wù)必使用75受控阻抗設(shè)計(jì)良好的BNC布局。建議在信號(hào)路徑上查找因布局結(jié)構(gòu)變化引起的阻抗變化，并設(shè)計(jì)一種方式可以抵消過(guò)多電感或電容以保持目標(biāo)特征阻抗值。通過(guò)遵循幾個(gè)簡(jiǎn)單的布局指導(dǎo)原則，可以設(shè)計(jì)符合SDI高信號(hào)保真要求的板，并實(shí)現(xiàn)高密度連接至FPGA。