基于邏輯分析內(nèi)核的FPGA電路內(nèi)調(diào)試技術(shù)
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使用內(nèi)部邏輯分析內(nèi)核也有三方面的影響。
1. 內(nèi)核的尺寸限制了在大FPGA中的使用。此外由于內(nèi)部FPGA存儲器用于跡線，使跡線深度很淺。
2. 設(shè)計工程師必須放棄把內(nèi)部存儲器用于調(diào)試，存儲器會由所作的設(shè)計使用。
3. 內(nèi)部邏輯分析儀只工作于狀態(tài)模式。它們捕獲的數(shù)據(jù)與規(guī)定的時鐘同步，而不能提供信號定時關(guān)系。
混合技術(shù)
一些FPGA廠商已開始與傳統(tǒng)邏輯分析儀廠商聯(lián)合開發(fā)組合技術(shù)(見圖 3)。例如Agilent 和 Xilinx 最近聯(lián)合為Xilinx的ChipScope開發(fā)2M狀態(tài)深存儲器。
混合內(nèi)部和傳統(tǒng)邏輯分析的第一個例子是Agilent 和 Xilinx聯(lián)合為ChipScopePro開發(fā)的深存儲器，通過TDM復(fù)用能把引腳數(shù)減到最少本文引用地址：http://www.biyoush.com/article/191390.htm
圖3: 混合內(nèi)部和傳統(tǒng)邏輯分析的第一個例子是Agilent 和 Xilinx聯(lián)合為ChipScopePro開發(fā)的深存儲器，通過TDM復(fù)用能把引腳數(shù)減到最少。
這一解決方案把內(nèi)部邏輯分析內(nèi)核用于觸發(fā)。在滿足內(nèi)核的觸發(fā)條件時，內(nèi)核把跡線信息從經(jīng)路由的結(jié)點傳送到內(nèi)核，再送到引腳。引腳通過 mictor連接器接到一個小的外部跟蹤盒。該解決方案融入了TDM復(fù)用，以減少調(diào)試專用引腳數(shù)。根據(jù)內(nèi)部電路的速度，復(fù)用壓縮可能是1:1，2:1或 4:1。由于跡線未在內(nèi)部保存，因此IP內(nèi)核要小于帶跡線存儲器的邏輯分析IP。
如何作出決定？
傳統(tǒng)邏輯分析和基于內(nèi)核的邏輯分析技術(shù)都很有用。在選擇最適合您調(diào)試需要的方案時，事先考慮一些因素將能幫助您作出決定。下面這幾個問題能幫助您確定哪種方案最為有效。
1. 您預(yù)計會遇到哪種類型的調(diào)試問題？用內(nèi)部邏輯分析儀能找到較簡單的問題，而傳統(tǒng)邏輯分析儀則能勝任復(fù)雜的故障。
2. 除了狀態(tài)模式外，您還需要捕獲定時信息嗎？如果需要，傳統(tǒng)邏輯分析儀能適應(yīng)這一要求。
3. 需要多深的跡線？傳統(tǒng)邏輯分析儀可在各通道上捕獲達64M的跡線，而內(nèi)部邏輯分析內(nèi)核更適合淺的跡線。
4. 有多少引腳可專門用于調(diào)試？引腳數(shù)越少，使用內(nèi)部邏輯分析儀就越適合。
5. 必須為新工具投入多少資金？雖然32通道傳統(tǒng)邏輯分析儀的起價為$6K，但內(nèi)部邏輯分析儀及相隨波形觀察器的起價還不到$1K。
6. 研制組能容忍對FPGA設(shè)計的沖擊嗎？內(nèi)核只能在大的 FPGA上工作，并會改變設(shè)計的定時。對所有尺寸和類型的FPGA，傳統(tǒng)邏輯分析儀的路由信號輸出對設(shè)計和工作的影響甚微。
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