3．1．1 數(shù)據(jù)采集模塊設(shè)計(jì)
雷達(dá)信號(hào)采集技術(shù)中，采集時(shí)序控制與實(shí)時(shí)數(shù)據(jù)傳輸是關(guān)鍵也是技術(shù)的難點(diǎn)所在。為保證采集的連續(xù)性，設(shè)計(jì)中采用了FPGA內(nèi)部雙FIFO的緩沖技術(shù)、外置專(zhuān)用緩沖芯片技術(shù)與計(jì)算機(jī)公用緩沖區(qū)環(huán)行存儲(chǔ)技術(shù)。該模塊的詳細(xì)軟件設(shè)計(jì)流程如圖4所示。
3．1．2 數(shù)據(jù)緩沖模塊設(shè)計(jì)
數(shù)據(jù)緩沖模塊設(shè)計(jì)了同步FIFO A和異步FIFO B。其中FIFO A的一端接收A／D轉(zhuǎn)換數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給外部SRAM；FIFO B的一端接收SRAM的數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給USB單片機(jī)的FIFO。
3．1．3 測(cè)頻模塊設(shè)計(jì)
基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)量精度。綜合考慮，本系統(tǒng)采用等精度頻率計(jì)的測(cè)量方法。其基本流程圖如圖5所示。

3．1．4 測(cè)電壓模塊設(shè)計(jì)
采集信號(hào)經(jīng)A／D變換器量化編碼以后，可以根據(jù)量化得到的結(jié)果進(jìn)行信號(hào)幅度值的計(jì)算。同時(shí)考慮到采集到的信號(hào)尤其是正弦波、三角波等信號(hào)在測(cè)量時(shí)會(huì)發(fā)生抖動(dòng)，所以在進(jìn)行電壓測(cè)量時(shí)，采用了取平均值和對(duì)信號(hào)進(jìn)行平滑處理相結(jié)合的方法提高測(cè)電壓的精度，設(shè)計(jì)實(shí)現(xiàn)對(duì)信號(hào)峰峰值、平均值的測(cè)量。