2 總體系統(tǒng)設(shè)計(jì)
使用Altera公司的CyelonⅢ系列的FPGA芯片EP3C25Q240C8N實(shí)現(xiàn)對(duì)RD-DH型微型打印機(jī)的硬件電路控制，使用QuartusⅡ開(kāi)發(fā)工具，通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)對(duì)微型打印機(jī)的軟件功能實(shí)現(xiàn)。
2．1 硬件電路設(shè)計(jì)
如圖3所示為打印機(jī)與FPGA的連接示意圖。DATA1～DATA8表示打印機(jī)的8個(gè)數(shù)據(jù)位，他們的邏輯‘1’表示高電平，邏輯‘O’表示低電
平；-STB為數(shù)據(jù)選通觸發(fā)脈沖，下降沿時(shí)讀入數(shù)據(jù)；-ACK為回答脈沖，低電平表示數(shù)據(jù)已被接受；BUSY為高電平時(shí)表示打印機(jī)正忙，此時(shí)不接收數(shù)據(jù)。由于-ACK和BUSY輸出的是5 V的TTL電平，而FPGA的I／O口標(biāo)準(zhǔn)為3．3 V LVCMOS電平，因此這兩個(gè)信號(hào)作為FPGA的輸入信號(hào)時(shí)，要進(jìn)行分壓，保證電路正常運(yùn)行。

2．2 軟件設(shè)計(jì)
軟件平臺(tái)采用Altera公司的FPGA開(kāi)發(fā)平臺(tái)QuartusⅡ。QuartusⅡ提供了一種與器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)者不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具(如原理圖輸入或數(shù)字電路描述語(yǔ)言輸入)進(jìn)行設(shè)計(jì)，利用QuartusⅡ可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已寫(xiě)入開(kāi)發(fā)工具軟件，設(shè)計(jì)人員無(wú)需手工優(yōu)化自己的設(shè)計(jì)。軟件的開(kāi)發(fā)流程如圖4所示。