基于FPGA的跳擴頻信號發(fā)送系統(tǒng)設計
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2．1．2 NCO模塊設計
數(shù)控振蕩器NCO可以在高時鐘頻率下通過相位累加來實現(xiàn)，相當于一個給定頻率發(fā)生器產(chǎn)生一個理想的正弦或余弦波樣本。NCO的輸出頻率可表示為：
其中，Bθ(n)表示查找表地址的位數(shù)，△0表示采樣周期相位增量，fclk是系統(tǒng)時鐘。
該NCO的設計是在FPGA中采用查表法來實現(xiàn)，它主要由地址累加器和儲存正弦值的ROM表組成。系統(tǒng)時鐘clk輸入按關鍵字的步長累加相位地址，讀出對應ROM中的幅度值。查找表的存儲調(diào)用了ALTERA公司提供的波形數(shù)據(jù)存儲器LPM_ROM文件來實現(xiàn)。LPM_ROM是在Quartus II8．0中
使用Mega Winzard Plug-In Manager來創(chuàng)建定制的。在創(chuàng)建的同時對其參數(shù)進行初始化設置，使Quartus II8．O編譯器自動地在EP2C8Q208C8芯片中的EAB中實現(xiàn)ROM函數(shù)的合適部分。設計使用了22個邏輯單元，小于1％，節(jié)省了硬件資源。
2．1．3 DQPSK的頂層設計及仿真
DQPSK頂層模塊主要由3部分組成：差分串并轉換、成形濾波和正交調(diào)制。DQPSK調(diào)制仿真結果如圖4所示。本文引用地址：http://www.biyoush.com/article/191295.htm
2．2 DA電路設計
HI5741是Harris公司生產(chǎn)的電流型14位D／A轉換器，+5 V和-5．2 V操作，最高轉換速率可達100 MHz，輸出信號為TTL／CMOS電平。轉換器提供20．48 mA的滿量程輸出電流并且包含一個輸出數(shù)據(jù)寄存器和帶隙電壓參考。低靈敏度干擾能量和優(yōu)良的頻域性能。由于HI5741采用了分離結構可以消除由于輸入數(shù)據(jù)不對稱引起毛刺的脈沖。硬件連接電路如圖5所示。
2．3 跳頻部分設計
2．3．1 DDS跳頻碼
DDS輸出頻率一般表達式
，式中k為頻率碼關鍵字，fc為時鐘頻率，而k由下式確定：
式中，A31，A30，…，A1，A0，對應于32位碼值(0或1)。當A0=1，其他為0時，則輸出頻率最低，即分辨率：
。當A31=1，而A30，…，A1，A0，均為0時輸出頻率最高：
。在實際工程中，受到低通濾波器的限制，一般輸出的頻率foutmax≈40％fc。這時一周期只有兩個取樣點，根據(jù)Nyquist定理已達到抽樣定理的最小允許值，A31=1，以下碼值只能取0。
在108～155．975 MHz的帶寬內(nèi)，頻率最小間隔大于2．5MHz，將規(guī)定的帶寬分為16個跳頻點，由于在實際應用中，還有一些點的雜散信號很大，而且離主頻很近，無法去除。所以應該避免輸出這些頻點。這些頻點為靠近fc／3、fc／4、fc／5、fc／6……的頻點。跳頻點數(shù)為16，并基于頻率轉換公式
計算所對應的32位碼值。
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