基于FPGA高速并行采樣技術(shù)的研究
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2．2 增益誤差的計(jì)算和校正
在本文的設(shè)計(jì)中，經(jīng)過模擬前端多相時(shí)鐘電路設(shè)計(jì)，時(shí)間相位誤差可以忽略，且ADC的基準(zhǔn)電壓由同一電源供電，偏置誤差也可忽略，在此，利用DFT變換校正增益誤差。對于只有增益誤差的第k個(gè)子通道的輸出信號yk(n)=gkAcos[2πfin(mn+k)／fs+θ]，做N點(diǎn)DFT得：
，因此，經(jīng)過增益誤差校正輸出信號為：
3 實(shí)驗(yàn)仿真結(jié)果
圖5是經(jīng)過FPGA內(nèi)部映射之后的時(shí)序仿真圖，可以看到經(jīng)過精心設(shè)計(jì)的多相時(shí)鐘技術(shù)以及合理的同步接收使信號的采集效果良好。本文引用地址：http://www.biyoush.com/article/191253.htm
圖6是采集得到的數(shù)據(jù)經(jīng)過增益誤差校正前后的頻譜對比圖，可以看到在40 MHz處，雜散得到了明顯的抑制。其中，模擬輸入信號的頻率為20 MHz。
4 結(jié)語
針對高速并行ADC時(shí)間交叉采樣技術(shù)對多相時(shí)鐘信號的高要求以及采集數(shù)據(jù)的誤差，介紹了多相時(shí)鐘設(shè)計(jì)的一種方法和利用FFT技術(shù)實(shí)現(xiàn)對增益誤差的校正。通過實(shí)驗(yàn)仿真證明，該設(shè)計(jì)能夠有效提升數(shù)據(jù)采集系統(tǒng)的性能。
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