基于CPLD的信道編解碼器的設(shè)計與實(shí)現(xiàn)
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2．2．2 插“B”模塊的實(shí)現(xiàn)
插“B”模塊的建模思路是當(dāng)相鄰“V”符號之間有偶數(shù)個非0符號時，把后一小段的第1個“0”變換成一個“B”符號。可用一個4位的移位寄存器來實(shí)現(xiàn)延遲，這樣經(jīng)插“V”處理過的碼元，可在同步時鐘的作用下同時進(jìn)行是否插“B”的判決，等到碼元從移位寄存器里出來的時候，就可以決定是應(yīng)該變換成“B”符號，還是照原碼輸出。輸出端用“11”表示符號“V”，“01”表示“1”碼，“00”表示“0”碼，“10”表示符號“B”。VHDL的結(jié)構(gòu)代碼如artb：
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