3 CPLD內(nèi)部邏輯
如圖2所示，K型熱電偶將采集的模擬信號(hào)傳送給MAX6675，再由它轉(zhuǎn)化成數(shù)字信號(hào)傳入CPLD，CPLD根據(jù)MAX6675芯片的時(shí)序進(jìn)行數(shù)據(jù)處理得到需要的信號(hào)，最后由傳輸模塊傳到計(jì)算機(jī)進(jìn)行數(shù)據(jù)顯示和統(tǒng)計(jì)、處理。所以本文的重點(diǎn)工作便在CPLD內(nèi)部邏輯的設(shè)計(jì)。在進(jìn)行內(nèi)部邏輯設(shè)計(jì)之前，須了解MAX6675的工作時(shí)序與原理：當(dāng)CS引腳由高電平變?yōu)榈碗娖綍r(shí)，MAX6675停止任何信號(hào)的轉(zhuǎn)換，并在時(shí)鐘SCK的作用下向外輸出已轉(zhuǎn)換的數(shù)據(jù)；當(dāng)CS引腳從低電平變到高電平時(shí)，MAX6675將進(jìn)行下一輪數(shù)據(jù)的轉(zhuǎn)換。一個(gè)完整的數(shù)據(jù)讀取需要16個(gè)時(shí)鐘周期，數(shù)據(jù)的讀取在SCK的下降沿進(jìn)行。MAX6675的工作時(shí)序圖如圖3所示。

如圖3所示，根據(jù)芯片手冊(cè)tcss是CS下降到SCK上升的時(shí)間，規(guī)定其最小值為100 ns，tCH+tCL為SCK的一個(gè)時(shí)鐘周期，規(guī)定最小周期為200 ns，tDV為CS下降沿到數(shù)據(jù)輸出的時(shí)間，規(guī)定最大不超過(guò)100 ns。tDO為SCK下降到輸出有效數(shù)據(jù)的時(shí)間，tTR為CS上升沿到數(shù)據(jù)停止輸出地時(shí)間，規(guī)定最大值均為100 ns。根據(jù)這些手冊(cè)上的這些時(shí)間規(guī)定，在設(shè)計(jì)CPLD內(nèi)部邏輯電路時(shí)便嚴(yán)格按照要求，將SCK時(shí)鐘周期設(shè)為1 000 ns即1 MHz，tcss設(shè)為1 000 ns，tDVtTR都設(shè)為100ns。圖中還可以看出SO是16位的輸出數(shù)據(jù)，其中只有D14～D3位為溫度數(shù)據(jù)，D15位為無(wú)用位，D2位為熱電偶斷線測(cè)試位，D1位為MAX6675標(biāo)識(shí)符，D0位為三態(tài)，所以從16位數(shù)據(jù)中取出D14～D3這12位數(shù)據(jù)進(jìn)行轉(zhuǎn)換和處理?；谝陨戏治觯O(shè)計(jì)了如圖4所示的內(nèi)部邏輯模塊。