基于FPGA的LCoS驅(qū)動(dòng)和圖像處理系統(tǒng)設(shè)計(jì)
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時(shí)間：2011-06-28
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1．7 FFT模塊
FFTV 9．1 IP核采用Cooley-Tukey基-2 DIF算法，其FFT變換原始公式為：
因?yàn)椴捎昧藬?shù)據(jù)流模式，經(jīng)過(guò)變換的數(shù)據(jù)可以連續(xù)輸出，即輸出數(shù)據(jù)不會(huì)因?yàn)閳D像數(shù)據(jù)的輸入而停止數(shù)據(jù)輸出，同時(shí)輸入數(shù)據(jù)也不會(huì)因?yàn)樘幚砗蟮臄?shù)據(jù)正在輸出而停止繼續(xù)輸入，保證了數(shù)據(jù)轉(zhuǎn)換和傳輸?shù)倪B續(xù)性，提高了數(shù)據(jù)處理的速度和效率。因?yàn)镕FT通過(guò)異步FIFO向屏幕輸出數(shù)據(jù)，而FIFO的讀數(shù)據(jù)是寫(xiě)數(shù)據(jù)的4倍速，假如讀時(shí)鐘和寫(xiě)時(shí)鐘都為100 MHz，那么有可能會(huì)在某一行里出現(xiàn)FIFO被取空，而無(wú)法向屏幕輸出有效數(shù)據(jù)的情況。為保證FIFO向屏幕輸出圖像數(shù)據(jù)的連續(xù)性，就要充分利用VBP，VFP，HBP和HFP的時(shí)間，在每一行的開(kāi)始，如果FIFO沒(méi)滿(mǎn)，那么啟動(dòng)FFT進(jìn)行數(shù)據(jù)轉(zhuǎn)換。若圖像的分辨率為M×N并且在VBP期間FIFO已被寫(xiě)滿(mǎn)，則FIFO，F(xiàn)FT核、行場(chǎng)周期以及圖像分辨率間關(guān)系的計(jì)算公式如下：
式中：Deepth是異步FIFO的數(shù)據(jù)深度，單位為B；THSYNC cycle是行周期；Tclk是異步FIFO，F(xiàn)FT核、行場(chǎng)時(shí)序控制器模塊的驅(qū)動(dòng)時(shí)鐘周期。當(dāng)△>O時(shí)，系統(tǒng)會(huì)連續(xù)實(shí)時(shí)地處理圖像；當(dāng)△O時(shí)，會(huì)導(dǎo)致在屏幕某些行的有效顯示區(qū)域沒(méi)有有效圖像數(shù)據(jù)可供顯示；這樣就破壞了圖像顯示的連續(xù)性。可根據(jù)以上公式合理設(shè)計(jì)FIFO深度以及選取合適分辨率的圖像。該設(shè)計(jì)中，異步。FIFO，F(xiàn)FT核、行場(chǎng)時(shí)序控制器模塊的驅(qū)動(dòng)時(shí)鐘為100 MHz，F(xiàn)IFO深度為256 B，行周期為336個(gè)Tclk，M為174，N為144，經(jīng)計(jì)算△>0。
2 實(shí)驗(yàn)仿真結(jié)果和測(cè)量結(jié)果分析
圖4是采用Modelsim 6．5b進(jìn)行功能仿真的結(jié)果。利用QuartusⅡV9．1自帶的TimeQuest Timing Analyzer進(jìn)行時(shí)序約束后，在實(shí)驗(yàn)板上的場(chǎng)信號(hào)測(cè)量結(jié)果如圖5所示，場(chǎng)掃描頻率已達(dá)到368 Hz，經(jīng)測(cè)量其他引腳輸出信號(hào)也均滿(mǎn)足時(shí)序要求。由于FPGA器件資源限制，對(duì)圖像做了256點(diǎn)FFT變換，經(jīng)實(shí)驗(yàn)驗(yàn)證，該設(shè)計(jì)能夠?qū)崿F(xiàn)圖像的實(shí)時(shí)處理，代碼達(dá)到了預(yù)期設(shè)計(jì)效果。本文引用地址：http://www.biyoush.com/article/191137.htm
3 結(jié)語(yǔ)
采用Himax的LCoS屏HX7308BTJFA作為顯示器件，其尺寸為14．43mm×10．69mm，大小可跟1枚1元硬幣相比擬，很容易實(shí)現(xiàn)三維投影微顯示。因VerilogHDL有很強(qiáng)的可移植性，便于以后對(duì)代碼的升級(jí)和維護(hù)。FPGA內(nèi)部資源畢竟有限，文中敘述可知，若顯示分辨率較大的圖像，光靠?jī)?nèi)部資源實(shí)現(xiàn)異步FIFO是不可能的，所以在此提出兩種方案：第一，換一片性能較高的芯片，滿(mǎn)足寫(xiě)FIFO速率等于讀FIFO速率的要求，這樣就能達(dá)到讀／寫(xiě)數(shù)據(jù)的動(dòng)態(tài)平衡，保證了圖像的連續(xù)顯示；第二，采用外部存儲(chǔ)器SDRAM存儲(chǔ)源圖像和FFT處理后的數(shù)據(jù)，采用DDRII技術(shù)讀取數(shù)據(jù)，使讀／寫(xiě)FIFO的速率匹配。受FPGA芯片資源限制，該設(shè)計(jì)采用分辨率為176×144的圖像進(jìn)行了系統(tǒng)功能驗(yàn)證，尚未實(shí)現(xiàn)圖像濾波以及FFT逆變換，未來(lái)可將代碼移植在高端的FPGA芯片上繼續(xù)開(kāi)發(fā)數(shù)據(jù)處理功能。
評(píng)論