基于ARM和CPLD的嵌入式視覺系統(tǒng)設(shè)計
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由圖1可見，微處理器的總線接在CPLD上，在對功耗有嚴格要求的場合中，只需要在CPLD中，將OV6620的同步時序信號所對應(yīng)的引腳與LPC2214連接在CPLD上的中斷引腳相連，系統(tǒng)就可以轉(zhuǎn)換成方案1的形式。對CPLD而言，引腳相連的僅僅是組合邏輯，降低了功耗。方案1的具體工作過程可見參考文獻［1］。
圖2 OV6620輸出時序圖
在Verilog語言中，對上升沿的檢測是通過always語句來實現(xiàn)的。例如檢測時鐘信號cam_pclk的上升沿：
圖3 行處理得到的線形圖
根據(jù)得到的結(jié)果，可以計算出更多關(guān)于跟蹤物體的信息：
① 計算區(qū)域面積。計算每條線段的長度l（n），然后將l（n）進行累積疊加，即可獲得跟蹤區(qū)域面積值S。
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