基于FPGA的QDPSK調(diào)制器的設(shè)計與實現(xiàn)
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2 QDPSK數(shù)字調(diào)制器的實現(xiàn)
2．1 串／并轉(zhuǎn)換、相位選擇的實現(xiàn)
順序輸入的二進(jìn)制信息經(jīng)過串／并變換器，變換成速率減半的雙比特序列，可采用2個D觸發(fā)器來實現(xiàn)，其原理如圖2所示。其中DFFinst和DFFinst3構(gòu)成一個兩位移位寄存器，將串行輸入信號變成并行輸出信號；DFFinst4和NOTinst8構(gòu)成二分頻器，實現(xiàn)速率減半；DFFinst1和DFFinst2為鎖存器，使信號同步輸。圖3為串／并變換器s-p的仿真結(jié)果，其中AB為變換后的雙比特碼元。由圖可以看出，當(dāng)輸入DataAB為01010101時，在延時約80 ns后，輸出DataA為0000。DataB為1111。邏輯選相電路主要實現(xiàn)在4種不同的相位中選擇一種輸出，即四選一電路，電路結(jié)構(gòu)簡單，用VHDL語言或組合邏輯電路均可實現(xiàn)，這里不作祥細(xì)介紹。本文引用地址：http://www.biyoush.com/article/191008.htm
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