基于FPGA的WALLACE TREE乘法器設(shè)計
加入技術(shù)交流群
4 乘法器的FPGA實(shí)現(xiàn)和仿真
在頂層乘法器WALLACE TREE邏輯架構(gòu)設(shè)計中，可以通過描述語言模塊例化來調(diào)用前面手動實(shí)現(xiàn)的6：4壓縮器，可將slice壓縮模塊看成一個FPGA中固有的IP硬宏模塊，調(diào)用方法與使用FPGA器件內(nèi)部的其他IP沒有區(qū)別。在FPGA Editer中對各個模塊相互位置按樹的層次和數(shù)字邏輯順序進(jìn)行約束排列，形成一個約束文件。這樣FPGA芯片面積資源不僅得到充分的利用，在時序方面也會減小關(guān)鍵路徑的時延，提高時鐘頻率。
該乘法器的末級加法器要把WALLACE TREE得到的最后2個部分積快速的相加得到最終結(jié)果。末級加法器的實(shí)現(xiàn)方法有CPA(Carry Propaga tion Adder)，該加法器的利用超前進(jìn)位，可以使進(jìn)位鏈這個關(guān)鍵路徑的時序在邏輯上層次減小。但該加法器在FPGA綜合實(shí)現(xiàn)后形成復(fù)雜結(jié)構(gòu)，帶來的是利用了很大的布局面積和布線資源。FPGA內(nèi)部結(jié)構(gòu)中以其特有縱向結(jié)構(gòu)的超級進(jìn)位鏈，可將進(jìn)位的器件延時和布線延時優(yōu)化?？梢岳迷撨M(jìn)位鏈，合理進(jìn)行布局約束優(yōu)化，使進(jìn)位鏈路徑時序減小。實(shí)踐表明，在16×16的加法器中，該進(jìn)位鏈的時延只有6 ns左右，大大減小了整個乘法器關(guān)鍵路徑延時。在圖4中列出了本設(shè)計的FPGA布局布線布局布線后仿真結(jié)果。該結(jié)果在XILINX-Virtex5-VC5VSX35T器件中運(yùn)行，通過ModelSim仿真輸出采集。multin_a和multin_b分別是16位乘數(shù)，acc_out是相乘后輸出的32位結(jié)果，rst_n是復(fù)位清0信號。整個設(shè)計的硬件描述語言采用Verelog語言，其中例化了預(yù)先用FPGA Editer工具設(shè)計好的6：4硬宏壓縮模塊。本文引用地址：http://www.biyoush.com/article/190974.htm
圖5給出了WALLACE TREE乘法器設(shè)計的XILLNX-Virtex5-VC5VSX35T器件實(shí)際運(yùn)行性能參數(shù)。該結(jié)果是FPGA器件以系統(tǒng)時鐘為120 MHz運(yùn)行時，通過XILLNX公司ISE套裝軟件ChipScope采集獲取的數(shù)據(jù)。圖中，unt1和unt2采用FPGA內(nèi)部一個測試計數(shù)器輸出的16位無符號乘數(shù)，將其輸入WALLACE TREE乘法器運(yùn)算后，得到一組32位乘積結(jié)果。該實(shí)測結(jié)果表明，該結(jié)構(gòu)的乘法器能工作正常工作在120 MHz系統(tǒng)時鐘的條件下，其實(shí)現(xiàn)電路關(guān)鍵路徑的延時小于8．33ns。
表1分別列出了16×16，24×24位乘法器在FPGA中用工具默認(rèn)方法和本文方法生成的資源和時序?qū)φ請D?？梢钥闯?，本文的結(jié)構(gòu)更合理，資源和速度都得到了一定程度的優(yōu)化。
5 結(jié)語
本文根據(jù)FPGA內(nèi)部標(biāo)準(zhǔn)單元結(jié)構(gòu)，提出了一種改進(jìn)的WALLACE TREE 6：4壓縮器的新型邏輯結(jié)構(gòu)，并用Xilinx提供的工具套件FPGA Edi-ter實(shí)現(xiàn)了該壓縮器單元。結(jié)合乘法器在FPGA中的仿真表明，該結(jié)構(gòu)的乘法器在提高系統(tǒng)的時鐘頻率和節(jié)省布局布線方面都有很大的優(yōu)勢。
評論