3 FPGA模塊設(shè)計(jì)
此部分是整個(gè)系統(tǒng)的中樞，用于將用戶(hù)命令轉(zhuǎn)換為控制信號(hào)來(lái)控制各個(gè)器件的工作狀態(tài)，其中被控器件包括數(shù)字鎖相環(huán)，數(shù)字衰減器，F(xiàn)PGA同時(shí)產(chǎn)生視頻信號(hào)。
FPGA內(nèi)部主要包舍有3個(gè)模塊，內(nèi)部結(jié)構(gòu)框圖如圖4所示。
在串口模塊中，主要分為3大部分，串口底層模塊，包頭檢測(cè)，數(shù)據(jù)存儲(chǔ)。其中串口底層模塊設(shè)計(jì)框圖圖5所示。

外圍器件SP3223將BS232電平轉(zhuǎn)換為CMOS電平并通過(guò)Rx傳給FPGA。當(dāng)使能有效時(shí)，UART模塊首先檢測(cè)起始位，如果有效，則屏蔽信號(hào)監(jiān)測(cè)器，由UART內(nèi)核按波特率時(shí)鐘對(duì)八位數(shù)據(jù)位進(jìn)行同步接收，并判斷最后一位終止位是否為‘1’，如果滿(mǎn)足要求，則將此幀數(shù)據(jù)放到數(shù)據(jù)總線(xiàn)上，并給狀態(tài)信號(hào)上置10個(gè)時(shí)鐘周期的高電平。讀完九個(gè)數(shù)據(jù)后，重新使能信號(hào)監(jiān)測(cè)器等待下幀數(shù)據(jù)。本系統(tǒng)中波特率設(shè)為19 200，全局時(shí)鐘為50 MHz，分頻器分頻系數(shù)用以下公式計(jì)算divide=freq／baudrate≈2 604。
當(dāng)串口模塊處理完一包數(shù)據(jù)之后，將數(shù)據(jù)包以數(shù)組的形式傳給操作模塊，并使能操作模塊。操作模塊進(jìn)行數(shù)據(jù)包解碼，將數(shù)據(jù)包拆包，將數(shù)據(jù)分別傳給視頻信號(hào)產(chǎn)生器和相應(yīng)I／O端口。
由于三路視頻信號(hào)之間存在相位關(guān)系，因此以第一路雷達(dá)信號(hào)為基準(zhǔn)，設(shè)定一個(gè)較大的統(tǒng)一延時(shí)量，在此基礎(chǔ)上進(jìn)行加減，即為各路視頻信號(hào)的相位信息。這種方法簡(jiǎn)單高效。