3)系統(tǒng)電路的設(shè)計(jì) 二十四進(jìn)制計(jì)數(shù)器及顯示系統(tǒng)采用原理圖輸入方式完成，在原理圖編輯器中調(diào)用計(jì)數(shù)器模塊CNT24和顯示模塊displ ay電路符號(hào)，完成其頂層原理圖的設(shè)計(jì)，如圖3所示。對(duì)該電路進(jìn)行編譯、仿真，得到圖4所示仿真結(jié)果。最后通過編程器或下載電纜將設(shè)計(jì)結(jié)果下載到目標(biāo)芯片CPLD中，連接硬件電路驗(yàn)證設(shè)計(jì)結(jié)果符合功能要求。

4 結(jié)束語(yǔ)
EDA技術(shù)徹底改變了數(shù)字系統(tǒng)的設(shè)計(jì)方法和實(shí)現(xiàn)手段，使電子系統(tǒng)的設(shè)計(jì)由硬件設(shè)計(jì)轉(zhuǎn)變?yōu)橐訴HDL語(yǔ)言為核心的編程設(shè)計(jì)，借助于國(guó)際標(biāo)準(zhǔn)的VHDL語(yǔ)言和強(qiáng)大的EDA工具，使電子系統(tǒng)的設(shè)計(jì)變得思路簡(jiǎn)單，功能明了。使用CPLD可以反復(fù)進(jìn)行硬件實(shí)驗(yàn)，降低了硬件電路的復(fù)雜程度，且設(shè)計(jì)電路的保密性強(qiáng)。通過修改程序可方便地修改設(shè)計(jì)，提高了設(shè)計(jì)的靈活性，縮短了設(shè)計(jì)周期，提高設(shè)計(jì)的效率。