在外部PLL設(shè)置中可以對(duì)輸出的核時(shí)鐘和高速串行化輸出時(shí)鐘的相位進(jìn)行調(diào)節(jié)，因?yàn)?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/FPGA">FPGA的高速時(shí)鐘由于內(nèi)部布線等原因可能會(huì)產(chǎn)生一些相位偏斜，導(dǎo)致數(shù)據(jù)和時(shí)鐘不能準(zhǔn)確對(duì)齊，這時(shí)就需要對(duì)時(shí)鐘的相位進(jìn)行調(diào)節(jié)來對(duì)齊數(shù)據(jù)和時(shí)鐘。本實(shí)驗(yàn)中設(shè)置c0的相偏為-45°，則sclkout0會(huì)默認(rèn)產(chǎn)生-180°相偏，因?yàn)長(zhǎng)VDS設(shè)置的是4倍抽取關(guān)系，即45×4=180，使用外部時(shí)鐘時(shí)還可以根據(jù)需要分別調(diào)節(jié)兩個(gè)時(shí)鐘的相位。時(shí)鐘相位關(guān)系如圖8所示。

用PLL輸出的核時(shí)鐘即c0將rearrange模塊輸出的數(shù)據(jù)進(jìn)行同步后送至LVDS_TX模塊，時(shí)鐘的連接方法如圖7所示。在enable0信號(hào)有效時(shí)將數(shù)據(jù)輸入至LVDS模塊，LVDS_TX模塊輸出的24位數(shù)據(jù)輸入給2個(gè)DA(I、Q)，低12位為I路，高12位為Q路，并將輸出640 MHz同步時(shí)鐘送至DA。此時(shí)LVDS模塊內(nèi)仍可以調(diào)節(jié)輸出數(shù)據(jù)和輸出時(shí)鐘的相位，但只剩下2個(gè)相位值可以調(diào)節(jié)，即0°和180°。

4 實(shí)驗(yàn)結(jié)果及分析
實(shí)驗(yàn)中由DSP分別發(fā)送100 MHz和225 MHz的正余弦波形數(shù)據(jù)至FPGA，經(jīng)過雙口RAM和LVDS_TX模塊發(fā)送至AD9735，并從示波器上觀察DA的輸出波形。
實(shí)驗(yàn)中c0相偏為-45°，sclkout0為-180°相偏。由DSP首先發(fā)送的是100 MHz的I、Q波形數(shù)據(jù)，AD9735的輸出波形在示波器上顯示如圖9所示，其頻譜如圖10所示。

在100 MHz時(shí)，其雜散抑制可達(dá)-41．6 dB。