晶體管及電路失配對(duì)模擬設(shè)計(jì)性能的極限有極大的影響。像數(shù)據(jù)變換器分辨率、運(yùn)放的CMRR及PSRR等典型性能參數(shù)，都取決于晶體管的匹配。這些匹配(或失配)效應(yīng)可嚴(yán)重地影響設(shè)計(jì)魯棒性。

設(shè)計(jì)者可利用晶體管門(mén)限電壓中的失配來(lái)計(jì)算設(shè)計(jì)中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門(mén)限電壓及面向該工藝的額定門(mén)限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機(jī)變量。他可將標(biāo)準(zhǔn)電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個(gè)百分比變化。由于制造過(guò)程中的隨機(jī)變化，位于差分對(duì)兩邊的晶體管將在門(mén)限電壓及飽和電流中表現(xiàn)為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對(duì)模擬及射頻設(shè)計(jì)的影響比對(duì)數(shù)字設(shè)計(jì)的影響要大得多。例如，模擬設(shè)計(jì)中的增益及帶寬等一級(jí)參數(shù)能被很好地滿足。但由于有噪聲，因此像SNR這些指標(biāo)就不能很好地實(shí)現(xiàn)。

優(yōu)化設(shè)計(jì)不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應(yīng)能抵抗電源變化。為滿足這些約束條件，綜合平臺(tái)允許用戶針對(duì)任何環(huán)境對(duì)設(shè)計(jì)進(jìn)行調(diào)整。以下說(shuō)明利用PLL中的累積電源抖動(dòng)(在Vdd上步進(jìn)10%)來(lái)抵抗電源電壓變化的例子。

當(dāng)加上這種步進(jìn)時(shí)，理想?yún)⒖紩r(shí)鐘與輸出時(shí)鐘之間的瞬時(shí)相位誤差將開(kāi)始累積。經(jīng)過(guò)一段時(shí)間之后，環(huán)路將作出反應(yīng)，并開(kāi)始將這些信號(hào)驅(qū)動(dòng)回相位調(diào)整中。這項(xiàng)指標(biāo)代表電壓步進(jìn)后的最差瞬時(shí)相位誤差。為具有魯棒性，假設(shè)電壓步進(jìn)的上升時(shí)間遠(yuǎn)小于參考周期。事實(shí)上，任何一種片上電壓步進(jìn)都很可能具有短得多的上升及下降時(shí)間，因此能提供遠(yuǎn)優(yōu)于此項(xiàng)指標(biāo)的性能。

其實(shí)設(shè)計(jì)可能對(duì)一種噪聲比對(duì)另一種噪聲更加脆弱。解決方案是，用戶先對(duì)環(huán)境進(jìn)行評(píng)估并確定出最大弱點(diǎn)，然后將約束設(shè)定為一個(gè)低值，再確定下一個(gè)最大弱點(diǎn)并將其設(shè)定到稍高一點(diǎn)的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設(shè)為最緊值且將最不重要約束設(shè)為寬松值，能使優(yōu)化程序最大限度地滿足設(shè)計(jì)要求

寄生

使用綜合平臺(tái)的設(shè)計(jì)者，通過(guò)將寄生效應(yīng)構(gòu)建到優(yōu)化模型中，還能在開(kāi)始優(yōu)化時(shí)將所有寄生效應(yīng)包括在內(nèi)，并借此消除設(shè)計(jì)過(guò)程中的不確定因素。這些模型被構(gòu)建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應(yīng)等信號(hào)完整性問(wèn)題。設(shè)計(jì)者能對(duì)相鄰連線間互耦這樣的效應(yīng)進(jìn)行建模，如果這些因素影響到性能，則綜合平臺(tái)中的程序算法將把這些因素考慮到電路布局中。

布局布線

綜合平臺(tái)利用幾何程序來(lái)控制電路布局，以達(dá)到系統(tǒng)性能目標(biāo)。這些問(wèn)題涉及到器件、模塊、底層規(guī)劃及布線等。為達(dá)到模擬及射頻電路所需的性能指標(biāo)，可考慮以下電路布局布線約束。

對(duì)稱約束：一個(gè)部件可被約束成以水平或垂直軸線為中心；兩個(gè)同樣大小的部件可被約束成相對(duì)軸線為鏡像。

鏡像節(jié)點(diǎn)：可圍繞軸線對(duì)節(jié)點(diǎn)進(jìn)行鏡像。

節(jié)點(diǎn)匹配：可將標(biāo)記(布局?jǐn)U展)增加到布線中，以使兩個(gè)節(jié)點(diǎn)的水平及垂直金屬長(zhǎng)度整體上均衡。

對(duì)齊：兩個(gè)元件可被約束成互相沿頂部、底部、左或右對(duì)齊。

電容約束：這能通過(guò)彎曲布線長(zhǎng)度來(lái)限制布線與基底間的電容。

IR壓降約束：布線器將對(duì)電源軌道尺寸進(jìn)行規(guī)定，以將IR壓降值限制在指定的數(shù)值上。

對(duì)器件生成器中的另一個(gè)重要考慮是中間數(shù)字化，這能減少器件電容，并確保有對(duì)稱的電流方向、保護(hù)環(huán)(guard ring)及虛擬(dummy)結(jié)構(gòu)等。圖3顯示了為模擬或射頻設(shè)計(jì)所生成的器件例子。

如何驗(yàn)證模擬設(shè)計(jì)的魯棒性

Barcelona公司可保證對(duì)每一優(yōu)化實(shí)例的魯棒性驗(yàn)證都能通過(guò)使用驗(yàn)證金字塔來(lái)完成，并已將它應(yīng)用檢驗(yàn)0.18及0.13毫米綜合平臺(tái)上。正如我前面所提到的，利用這種驗(yàn)證金字塔使我們既能避免設(shè)置及運(yùn)行Monte Carlo模擬的艱辛，又能避免運(yùn)行多種硅制造工藝的昂貴。

我們的驗(yàn)證金字塔分為4層。第1層：我們先基于試驗(yàn)及試探法設(shè)計(jì)來(lái)選擇指標(biāo)規(guī)格。設(shè)計(jì)規(guī)格空間由主要指標(biāo)的無(wú)關(guān)聯(lián)掃描來(lái)覆蓋。在PLL的例子中，就是抖動(dòng)、功率及靜態(tài)相位誤差。我們將試探性標(biāo)準(zhǔn)用于考慮了各指標(biāo)相關(guān)性的柵格的定義。

我們進(jìn)行一系列優(yōu)化來(lái)使這一綜合平臺(tái)的功能合格。此過(guò)程包括將試驗(yàn)方案的數(shù)量從3個(gè)增加至49個(gè)。試驗(yàn)方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過(guò)檢查可從SPICE仿真上提取的參數(shù)與從綜合平臺(tái)上預(yù)計(jì)的參數(shù)之間的相關(guān)性來(lái)從第1級(jí)上檢驗(yàn)優(yōu)化設(shè)計(jì)的精度及功能是否合格。

我們特別強(qiáng)調(diào)對(duì)模擬電路模塊進(jìn)行SPICE仿真。例如，對(duì)于VCO，我們同時(shí)在低及高頻上對(duì)以下內(nèi)容進(jìn)行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺(tái)預(yù)測(cè)的指標(biāo)規(guī)格與在宏觀層次上所提取仿真之間的相關(guān)性。

為保證指標(biāo)能準(zhǔn)備好用于制造，我們要求該綜合平臺(tái)能產(chǎn)生沒(méi)有版圖與原理圖誤差的GDSII數(shù)據(jù)。我們還要求不能違反任何半導(dǎo)體設(shè)計(jì)規(guī)則。

模擬設(shè)計(jì)中使性能下降或者甚至造成設(shè)計(jì)失敗的一個(gè)主要問(wèn)題是寄生效應(yīng)。

第3層驗(yàn)證包括對(duì)自動(dòng)GDSII版圖的寄生預(yù)測(cè)。第2層指標(biāo)選擇是基于覆蓋頻率與低抖動(dòng)范圍、低功率PLL并針對(duì)相應(yīng)的頻率范圍和覆蓋以下應(yīng)用的硅樣片進(jìn)行，這些應(yīng)用包括：消費(fèi)多媒體、無(wú)線及有線通信、微處理器及ASIC。

第4層：綜合平臺(tái)驗(yàn)證的最后一步是硅確認(rèn)。這里的目標(biāo)是通過(guò)硅中的三項(xiàng)合格性驗(yàn)證來(lái)確認(rèn)第1層的嚴(yán)格及魯棒性。選擇第3層設(shè)計(jì)。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數(shù)。顯示結(jié)果是針對(duì)最差情況下的工藝、電壓及溫度變化。大約在幾小時(shí)內(nèi)即可產(chǎn)生出GDSII版圖，且無(wú)需任何改動(dòng)即可直接提交給晶圓代工廠