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            EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > PCB板電磁兼容設(shè)計(jì)關(guān)鍵良好的時(shí)鐘電路設(shè)計(jì)方案

            PCB板電磁兼容設(shè)計(jì)關(guān)鍵良好的時(shí)鐘電路設(shè)計(jì)方案

            作者: 時(shí)間:2012-06-12 來(lái)源:網(wǎng)絡(luò) 收藏

            (2)如果驅(qū)動(dòng)器不用管腳用電阻端接,驅(qū)動(dòng)電流會(huì)變大,但是驅(qū)動(dòng)電流中的振鈴現(xiàn)象明顯減弱。采用小電阻端接,可以改善驅(qū)動(dòng)電流的振鈴,但是會(huì)增加驅(qū)動(dòng)電流,功耗變大;如果采用大電阻端接,可以減小驅(qū)動(dòng)電流,但是會(huì)使得驅(qū)動(dòng)電流出現(xiàn)振鈴現(xiàn)象(開(kāi)路是電阻端接的一個(gè)極限)。通過(guò)仿真結(jié)果看,選擇75歐姆端接電阻一方面可以使得驅(qū)動(dòng)電流不會(huì)很大,另一方面驅(qū)動(dòng)電流的振鈴也不是很明顯。

            (3)如果驅(qū)動(dòng)器不用管腳采用電容端接,驅(qū)動(dòng)電流的峰值變大,同時(shí)驅(qū)動(dòng)電流脈沖的寬度也變大。這就表示驅(qū)動(dòng)電流中的低頻分量會(huì)明顯變大,這就要注意低頻段諧波的電磁干擾問(wèn)題。圖7和圖8中對(duì)應(yīng)電容端接的驅(qū)動(dòng)電流的頻譜曲線和電磁干擾曲線的低頻分量明顯變大也驗(yàn)證了這個(gè)問(wèn)題。

            4 結(jié)語(yǔ)

            本文主要就對(duì)如何降低時(shí)鐘(干擾源)的干擾進(jìn)行了分析和總結(jié),因此可以得出以下如何切斷時(shí)鐘干擾的傳播途徑的結(jié)論。一是將的基波和諧波能量最大程度的約束到指定的范圍之內(nèi)(這些能量傳輸需要的電路包圍的面積越小越好);其二是有效建立區(qū)域與輸入輸出接口線路的隔離。由此可以在設(shè)計(jì)時(shí)可以通過(guò)布局和布線來(lái)達(dá)到優(yōu)化的目的。


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