用Verilog HDL 語言實(shí)現(xiàn)的發(fā)送和接收FIFO控制器的實(shí)例代碼如下：

3.3 協(xié)議芯片綜合

Verilog HDL 程序通過Lattice 公司的CPLD 開發(fā)軟件ispLEVER 7.0 進(jìn)行編譯、綜合，多次嘗試后最終選擇了Lattice 公司MachXO 系列CPLD 中的MachXO2280 芯片， 綜合后的主機(jī)協(xié)議芯片占用CPLD 資源的60%左右， 從機(jī)協(xié)議芯片占用CPLD資源的45%左右，F(xiàn)IFO 控制器充分利用了MachXO2280芯片內(nèi)部的嵌入式RAM 塊， 同時(shí)利用了鎖相環(huán)實(shí)現(xiàn)高頻率的時(shí)鐘工作。最后通過LSC ispVM(R)System 燒寫軟件經(jīng)JTAG 口下載到CPLD 芯片中進(jìn)行協(xié)議芯片功能驗(yàn)證測(cè)試。

4 結(jié)語

本文設(shè)計(jì)的背板總線協(xié)議芯片在背板串行總線時(shí)鐘頻率為25MHz、信號(hào)電平為L(zhǎng)VTTL,底板引線長(zhǎng)度為40cm,1 臺(tái)主機(jī)連接3 臺(tái)擴(kuò)展模塊的情況下工作穩(wěn)定并通過了群脈沖試驗(yàn)，驗(yàn)證了這一組協(xié)議芯片的設(shè)計(jì)是成功的。由于該組協(xié)議芯片是針對(duì)PLC 的周期性和非周期性數(shù)據(jù)傳送專門設(shè)計(jì)的，硬件實(shí)現(xiàn)的協(xié)議幀控制器支持高速率通信、支持?jǐn)?shù)據(jù)幀檢驗(yàn)功能，避免了數(shù)據(jù)傳送的錯(cuò)誤，大大降低了外圍單片機(jī)的軟件開銷，增強(qiáng)了可靠性，是一組非常適合用于PLC 背板總線或者需要多模塊協(xié)同工作的背板總線系統(tǒng)協(xié)議芯片。