FPGA 設(shè)計(jì)人員在滿足關(guān)鍵時(shí)序余量的同時(shí)力爭實(shí)現(xiàn)更高性能，在這種情況下，存儲(chǔ)器接口的設(shè)計(jì)是一個(gè)一向構(gòu)成艱難而耗時(shí)的挑戰(zhàn)。Xilinx FPGA 提供 I/O 模塊和邏輯資源，從而使接口設(shè)計(jì)變得更簡單、更可靠。盡管如此，I/O 模塊以及額外的邏輯還是需要由設(shè)計(jì)人員在源 RTL 代碼中配置、驗(yàn)證、執(zhí)行，并正確連接到其余的 FPGA 上，經(jīng)過仔細(xì)仿真，然后在硬件中驗(yàn)證，以確保存儲(chǔ)器接口系統(tǒng)的可靠性。

本白皮書討論各種存儲(chǔ)器接口控制器設(shè)計(jì)所面臨的挑戰(zhàn)和 Xilinx 的解決方案，同時(shí)也說明如何使用 Xilinx軟件工具和經(jīng)過硬件驗(yàn)證的參考設(shè)計(jì)來為您自己的應(yīng)用(從低成本的 DDR SDRAM 應(yīng)用到像 667 Mb/sDDR2 SDRAM 這樣的更高性能接口)設(shè)計(jì)完整的存

儲(chǔ)器接口解決方案。

存儲(chǔ)器接口趨勢和 Xilinx 解決方案

20 世紀(jì) 90 年代后期，存儲(chǔ)器接口從單倍數(shù)據(jù)速率 (SDR) SDRAM 發(fā)展到了雙倍數(shù)據(jù)速率 (DDR) SDRAM，而今天的 DDR2 SDRAM 運(yùn)行速率已經(jīng)達(dá)到每引腳 667 Mb/s或更高。當(dāng)今的趨勢顯示，這些數(shù)據(jù)速率可能每四年增加一倍，到 2010 年，隨著DDR3 SDRAM 的出現(xiàn)，很可能超過每引腳 1.2 Gb/s。見圖1。

應(yīng)用通?？煞譃閮深悾阂活愂堑统杀緫?yīng)用，降低器件成本為主要目的;另一類是高性能應(yīng)用，首要目標(biāo)是謀求高帶寬。

運(yùn)行速率低于每引腳 400 Mb/s 的 DDR SDRAM 和低端 DDR2 SDRAM 已能滿足大多數(shù)低成本系統(tǒng)存儲(chǔ)器的帶寬需求。對(duì)于這類應(yīng)用，Xilinx 提供了 Spartan-3 系列FPGA，其中包括 Spartan-3、Spartan-3E 和 Spartan-3A 器件。

高性能應(yīng)用把每引腳 533 和 667 Mb/s 的 DDR2 SDRAM 這樣的存儲(chǔ)器接口帶寬推到了極限;對(duì)于這類應(yīng)用，Xilinx 推出了 Virtex-4 和 Virtex-5 FPGA，能夠充分滿足今天大多數(shù)系統(tǒng)的最高帶寬需求。

帶寬是與每引腳數(shù)據(jù)速率和數(shù)據(jù)總線寬度相關(guān)的一個(gè)因素。Spartan-3 系列、Virtex-4、Virtex-5 FPGA 提供不同的選項(xiàng)，從數(shù)據(jù)總線寬度小于 72 位的較小的低成本統(tǒng)，

到576 位寬的更大的 Virtex-5 封裝(見圖2)。

高于 400 Mb/s 速率的更寬總線使得芯片到芯片的接口愈益難以開發(fā)，因?yàn)樾枰蟮姆庋b、更好的電源和接地-信號(hào)比率。Virtex-4 和 Virtex-5 FPGA 的開發(fā)使用了先進(jìn)的稀疏鋸齒形 (Sparse ChevrON) 封裝技術(shù)，能提供優(yōu)良的信號(hào)-電源和接地引腳比率。每個(gè) I/O 引腳周圍都有足夠的電源和接地引腳和板，以確保良好的屏蔽，使由同步交換輸出 (SSO) 所造成的串?dāng)_噪音降到最低。