摘要：介紹了以FPGA為核心芯片的高速圖形采集系統(tǒng),圖形采集頻率可達(dá)13.5MHz。在該系統(tǒng)中,還采用了PHILIP公司最新推出的視頻A/D芯片SAA7111,將電視信號轉(zhuǎn)換成數(shù)字信號,并由FPGA作為控制器將數(shù)字信號存入256KRAM,以便DSP芯片根據(jù)需要進(jìn)行預(yù)處理,提取有用數(shù)據(jù)。

關(guān)鍵詞：FPGA A/D 視頻采集

現(xiàn)代的圖形采集技術(shù)發(fā)展迅速,各種基于ISA、PCI等總線的圖形采集卡已能在市場上買到,但是價格比較昂貴,并且處理功能簡單。對于特殊需要不能很好滿足,往往需要加上后續(xù)處理部分,這給特殊需要的用戶帶來了不便。采用現(xiàn)場可編程芯片及DSP處理芯片構(gòu)成的圖像采集系統(tǒng),可以根據(jù)不同的需要進(jìn)行現(xiàn)場編程,具有通用性好、價格相對便宜等特點(diǎn)。

該系統(tǒng)采用PHILIP公司最新推出的視頻A/D芯片7111,將從CCD輸出的PAL制式的全電視信號轉(zhuǎn)換為數(shù)字信號,由FPGA作為采樣控制器將該八位數(shù)字信號存入片內(nèi)RAM中,隨后可根據(jù)具體需要由DSP進(jìn)行預(yù)處理,提取有用數(shù)據(jù)(數(shù)據(jù)量已很小),然后將所需結(jié)果經(jīng)由ISA總線交給計算機(jī)處理,完成接口功能。圖1所示為采集系統(tǒng)方框圖。

1 視頻信號的A/D轉(zhuǎn)化

本文所研究的圖形對象是靜態(tài)的,要求采集512×512的灰度圖像,可采用CCD攝像機(jī)進(jìn)行圖像采集。CCD的輸出為標(biāo)準(zhǔn)PAL制式,因此需要進(jìn)行A/D轉(zhuǎn)化。

本系統(tǒng)采用的PHILIP公司的視頻A/D芯片SAA7111具有四路視頻輸入,抗混濾波、梳狀濾波都被集成到芯片內(nèi)部,帶來了極大的方便。場同步信號VREF、行同步信號HREF、奇偶場信號RES1、像素時鐘信號LLC2都由管腳直接引出,省去了以往的時鐘同步電路的設(shè)計,可靠性也有所提高。系統(tǒng)內(nèi)部鎖相環(huán)技術(shù)的集成使得可靠性和設(shè)計復(fù)雜度都有極大的降低。

在7111中有控制字可以直接控制行同步有效時間,因此可以省略行延遲電路。

2 邏輯控制部分

本系統(tǒng)的核心控制部分由一片F(xiàn)PGA芯片實(shí)現(xiàn)。由于FPGA芯片具有高速、高可靠性、開發(fā)周期短的特點(diǎn),并且可以根據(jù)現(xiàn)場的需要進(jìn)行編程、可擦寫多次,因而具有極大的方便性。隨著現(xiàn)代工藝的提高,芯片加工的成本有了極大的降低,可靠性也有保證,芯片的大小和功耗都有極大的降低,特別是3.3V的FPGA是現(xiàn)在廠商主推的產(chǎn)品,并且有繼續(xù)降低的趨勢?，F(xiàn)代高技術(shù)的發(fā)展使得FPGA應(yīng)用于電子設(shè)計中成為可能和必然趨勢。

基于FPGA技術(shù)的采樣控制器要產(chǎn)生眾多的控制信號。當(dāng)微處理器發(fā)出采樣指令時,采樣控制器在此后到來的第一個幀同步信號到來時啟動采樣,并將這幀數(shù)據(jù)存放在SRAM中,采樣結(jié)束后向微處理器發(fā)出采樣結(jié)束ECO信號。采樣控制器主要實(shí)現(xiàn)三個邏輯功能：地址發(fā)生器;握手邏輯;RAM寫時序。

(1)地址發(fā)生器由計數(shù)器及一部分D觸發(fā)器和邏輯門組成。主要具有場延遲功能和地址發(fā)生功能。由于所采圖像為512×512的正方形(這是由于系統(tǒng)后續(xù)處理的需要),7111中的輸出信號為720×625的矩形,因此需要對7111信號進(jìn)行行延遲和場延遲。

在數(shù)字量存入內(nèi)存時,由于PAL制式的全電視信號為奇、偶場分離,因此可以巧妙利用奇偶信號RES1作為地址線。根據(jù)RES1為垂直地址的高位或為地址的最高位可使圖像在內(nèi)存中的樣子如同一幅圖像或分為上下兩個半場分開的圖像,如圖2所示。

在存儲過程中可采用雙通道技術(shù),即采用兩片內(nèi)存同時存儲數(shù)據(jù),則數(shù)據(jù)總線由八位升至十六位,可使對RAM寫時序的要求降低一半。當(dāng)然這需要對7111輸出的數(shù)字信號進(jìn)行數(shù)據(jù)鎖存,使得兩位數(shù)據(jù)能夠根據(jù)同一控制信號滿足RAM寫時序的要求,如圖3所示。