4基于CPLD 的擴(kuò)頻電路設(shè)計(jì)

4.1 m序列發(fā)生電路的設(shè)計(jì)

構(gòu)造一個(gè)產(chǎn)生m序列的線性移位寄存器，首先要確定本原多項(xiàng)式，通常我們根據(jù)不可約多項(xiàng)式表查找本原多項(xiàng)式系數(shù)。

在無(wú)人機(jī)綜合無(wú)線電系統(tǒng)中，根據(jù)不同的條件可選擇不可約多項(xiàng)式。這里考慮各方面綜合因素， n=6時(shí)，我們選擇其不可約多項(xiàng)式為：1 103F(1000011)，周期為：p=63; n=7時(shí)，不可約多項(xiàng)式取 1 211E(10001001)，周期為：p=127。當(dāng)然，我們還可以采用其他的不可約多項(xiàng)式，但是我們一定要保證上、下行信道的周期為127位的m序列的不可約多項(xiàng)式的一致。

例如，周期為63位的m序列，本原多項(xiàng)式為：f (x) = x

+x + 1，電路原理圖如圖2所示。周期為127位的m序列本原多項(xiàng)式和電路與其類似，這里不再贅述。

4.2 CPLD擴(kuò)頻部分的內(nèi)部邏輯

其中模塊74HC164構(gòu)成串入并出移位寄存器，并與74HC86模塊和模塊NOR6、NOR8構(gòu)成63位和127位的m序列。

6.4512M的時(shí)鐘信號(hào)分為兩路，一路作為63位PN碼的時(shí)鐘推動(dòng)PN碼產(chǎn)生器工作，另一路送主、副選擇電路模塊74HC157。

63位PN碼使用了6位的移位寄存器，在一個(gè)周期內(nèi)，全“1”狀態(tài)出現(xiàn)一次，當(dāng)全“1”出現(xiàn)時(shí)，把移位模塊的并行輸出(6位)送模塊74HC30，將檢測(cè)到一個(gè)全“1”脈沖，該脈沖對(duì)6.4512M進(jìn)行63頻，頻率為102.4K。

該102.4K的信號(hào)也分為兩路，一路102.4K與6.4512M的時(shí)鐘信號(hào)一起送模塊157，當(dāng)通道選擇信號(hào)選擇主通道工作時(shí)，選擇6.4512M的信號(hào)作為127位的PN碼產(chǎn)生器的時(shí)鐘;當(dāng)通道選擇信號(hào)選擇副通道工作時(shí)，選擇102.4K的信號(hào)作為127位的PN碼產(chǎn)生器的時(shí)鐘。另一路102.4K的信號(hào)經(jīng)過(guò)2分頻和16分頻，作為同步時(shí)鐘送飛行控制柜。

當(dāng)通道選擇信號(hào)選擇主通道工作時(shí)，擴(kuò)頻碼為63位和127位的PN碼模“2”后的8001位的復(fù)合碼，碼速：6.4512M;當(dāng)通道選擇信號(hào)選擇副通道工作時(shí)，擴(kuò)頻碼只為127位的單碼，碼速：102.4K。

同步電路的作用是，使擴(kuò)頻碼和6.4512的時(shí)鐘電路嚴(yán)格同步，從而保證加密指令和擴(kuò)頻碼的同步。同步電路通常由74HC74觸發(fā)模塊實(shí)現(xiàn)。

由于，EPM7128SLC84-5輸入、輸出引腳的最大時(shí)延為5ns，所以，實(shí)際應(yīng)用時(shí)，同步電路可以去除。而為了減少時(shí)延，可以將全局時(shí)鐘引腳，作為6.4512M時(shí)鐘輸入端。

5總結(jié)

在無(wú)人機(jī)的綜合無(wú)線電系統(tǒng)擴(kuò)頻電路設(shè)計(jì)中采用CPLD器件，并借助MAX+PLUS 軟件，減少了機(jī)載機(jī)密擴(kuò)頻板的尺寸、提高了整個(gè)無(wú)線電系統(tǒng)的可靠性，為未來(lái)無(wú)人機(jī)綜合無(wú)線電系統(tǒng)的電路設(shè)計(jì)，提供了新的思路和途徑。